求教，FPGA引出来的DDR4读写错误，帮忙分析一下！

gavinhuang

总体情况：我们用FPGA挂了2通道的DDR4，读写出错，具体情况如下：
7 l' `8 g+ \1 s" d: M
- e  u+ q# g7 i2 P$ j- U1、使用的是Xilinx的KU040，引出来了2个通道的DDR4，每个通道位宽是32位，每个通道由2颗x16的DDR4颗粒组成，fly-by拓扑，设计的运行频率是2133；
) k0 Y0 j; j9 W! n( q" v2、bank47、48组成CH0，bank67、68组成CH1，PCB图中，右边的两个颗粒是CH0，左边的两个颗粒是CH1；
3、现在出现的问题是读写出错，往DDR颗粒中写满数据，再读出来，与写入的进行对比，发现错误；
4 s- a* v6 R- }  F9 r4、测试的情况是，测了3块板子，3块板子的CH0都出错，有1块板子的CH1出错，2块没有错（这些测试结果，每个CH都是基于32位位宽进行测试）；
5、重点来了，我们在逻辑程序里，把每个通道高16位的颗粒的DQ/DQS/DM信号禁掉，因为是fly-by，ADDR/CMD/CTRL禁不了，这种情况下，测试所有的板子、通道都没问题；
* l3 E7 k3 e( s  Y* x2 I6、我们反过来把低16位的颗粒数据信号禁掉，只保留高16位的颗粒，测试有错，错误的现象、错误个数的数量级跟之前32位都测的时候基本一致；

2 f8 D$ T8 E4 v+ m$ m* \综上，帮忙分析一下可能的原因？谢谢了！

; L# v; h$ x* N% y! z4 ?1、我们曾经很怀疑逻辑程序的问题，但是说不通的是，CH1没错啊，而且我们试了用极为简单的语句去调用IP核，也会出错，而且用16位程序没出错；
7 l' |5 Y$ ?0 \1 j# a2、我按照FPGA的资料，仔细检查了硬件设计，也没发现什么错误；

5 I9 D- R* ], d' {/ g
" ^0 Q8 n, p7 u0 M$ M
) I, _$ T5 y0 v' n
# u  w) |" c* W2 x/ n
6 Q; ]" w$ F) f3 X
% P& ]$ ]  @* A* z, D
' M% U, k+ S- ^

5 K5 D/ W) E9 U- J! {, K, w3 S

& w& |" L3 n1 A
' Y9 ]) P8 j. g8 b4 u

gavinhuang

xbin 发表于 2019-3-29 17:09
尴尬了，第三点，看来还是硬件的问题呀。这锅你要背了。

是啊，早就基本上指向硬件了，但是就是找不到硬件的问题点。

" @, o5 P/ r5 Y& u# D. o最新消息：
( X. }- P, ]& n6 T6 y  s- X( ~1、请看以下图一官方推荐的拓扑，地址/命令/控制线在外部有端接电阻上拉到0.6V-VTT，今天在其中一块板子上试了一种办法，就是把地址/命令/控制信号的外部端接电阻从39.2欧换成了49.9欧，然后这块板子没出问题了！！！！
2、图二是官方对于图一拓扑上各个走线区域的走线要求；
/ L. a) k* M2 W: c# G% {) _3、我想不通：
0 l6 K, ^0 E  n( q# G8 v8 z3.1)、官方推荐的端接电阻是39.2，我就是按这个阻值做的，这个端接电阻怎么至于影响这么大，从来没见过DDR需要换这个端接电阻的；
& O9 ^9 D: ?! q9 H, v3.2)、唯一比较合理地解释是，我主走线（控36欧姆）的区域，占总长的比例太小了，因为这个板子上，DDR颗粒距离主控芯片实在太近，除了两头BGA的fanout区域，能够正常控阻抗的区域实在太短了，现在从FPGA到第一个颗粒的长度，总长也就1700mil左右，两个颗粒之间的距离大概450mil，能控36欧姆的走线长度，有的信号上只有两三百mil，难道是这个原因，所以50欧姆的端接更匹配？
$ G* }/ |: u3 U* A1 y
6 s' C8 W4 F5 K6 a+ w
# p. C* C# _. `8 K% t- ?# a5 p# Y
$ ~8 M$ u/ b0 G4 j1 Q: R3 V1 z

gavinhuang

& b0 O3 |$ D( m: E( z

xbin 发表于 2019-3-28 13:24
% J) `$ z4 m: s/ C降到1600有改善，不是说明和信号完整性有关吗？FPGA和DDR芯片底下电源正常吗

& k7 K3 `, J% i# r1、本来FPGA内部就能自动调整DQ、DQ是的读写时序，能够调整的幅度多达75ps，再看下面的第一张图，从2133降到，1600，时序的裕量又多了78ps，这两个裕量加起来，至少150ps；

; J) ^4 `6 b; V1 {2、看下面的第二张图，地址控制线这些信号，从2133降到1600的情况下，时间裕量多了124ps；

( f8 `2 ?6 [/ ]我以前做过3年多的SI，后来转行做硬件，现在原理图、PCB都是自己画的，虽然SI方面的知识也很有限，但是我画PCB的时候已经尽量按照我的SI方面的知识去画了，我自认为一般需要关注的点我都注意到了，我实在不相信我画的这个板子连1600都跑不了，而且用的这颗FPGA，IP核配置的时候，最低也只能配到1600了。
% A: x% N. j0 b6 @) n还有，禁掉高位颗粒，只留低位颗粒的情况下，跑2133完全没问题。

* J2 Y- T: J/ H/ z. n$ l! k

- B* q  U3 }$ D+ ?3 l

gavinhuang

gabbana0529 发表于 2019-3-27 11:13
9 G; J6 ]! b# r/ |, D看layout高速线换参考层有没有补电容或是打via孔. 等线长检查. 用频谱看2.5G附近有无干扰. 确认公板有无一 ...

7 k, t$ ?1 q0 l) `谢谢回答。
没有换参考层，数据和地址都参考的是GND；
等长检查了没问题；
2.5G的频谱暂时没办法看；
- L7 ~! ^9 M- \2 w我们这个PCB跟xilinx的开发板差异大，不太具有对比性，不过原理方面确实是参考了开发板，开发板肯定没问题啊；
从2133降频至1600有改善，但是还是有错，我觉得降到1600了，时序、信号质量方面的余量应该很充足了，不应该再出错了才对，所以我倾向于不是信号完整性方面的问题。
% a5 y/ P" J# d' R2 k6 j

xbin

能否降频使用，降频低16位有没有出错

2534758998

学习，谢谢

gabbana0529

看layout高速线换参考层有没有补电容或是打via孔. 等线长检查. 用频谱看2.5G附近有无干扰. 确认公板有无一样问题. 改bootstrap降外频测试.

bluskly

还是降频看看能稳定不，不能稳定的话基本也不太可能是layout的问题。

Frank9523

楼主有做过FPGA的DRAM Training吗？
3 t' U( ]8 J  B! q4 P$ U# @

gavinhuang

xbin 发表于 2019-3-26 18:53
  y4 \# [# }1 Y0 t$ K% x能否降频使用，降频低16位有没有出错

谢谢回答。
0 V. b$ ^- h' h+ D# l从2133降频至1600有改善，但是还是有错，我觉得降到1600了，时序、信号质量方面的余量应该很充足了，不应该再出错了才对，所以我倾向于不是信号完整性方面的问题。

. W7 ^( Q  ~# f4 Q8 N) T
" r' B! r! t* M; j如题目所说，禁掉高16位颗粒，只留低16位的颗粒的时候，完全没错，运行频率是2133都没错；
然而反过来，禁掉低16位颗粒，只留高16位颗粒的时候，依然有错，错误数量跟32位运行的时候是同一个数量级的。
7 {7 i7 @0 L% ]6 ?& }

gavinhuang

bluskly 发表于 2019-3-27 11:30
还是降频看看能稳定不，不能稳定的话基本也不太可能是layout的问题。

谢谢回答。
, {5 S3 c0 D. w9 x从2133降频至1600有改善，但是还是有错，我觉得降到1600了，时序、信号质量方面的余量应该很充足了，不应该再出错了才对，所以我倾向于不是信号完整性方面的问题。

gavinhuang

Frank9523 发表于 2019-3-27 13:47
楼主有做过FPGA的DRAM Training吗？

% X3 C4 @9 I7 L1 _  ^0 h9 r谢谢回答。
  H( y' w$ M4 L: l我不知道您说的FPGA DRAM Training是啥意思？我们应该没做过，您能更加详细地说一下吗，谢谢了。
& G& {) f$ {- n% D8 C

Frank9523

gavinhuang 发表于 2019-3-27 21:38
. Y/ o8 z0 U( B' O5 Q: {: f谢谢回答。
我不知道您说的FPGA DRAM Training是啥意思？我们应该没做过，您能更加详细地说一下吗，谢谢 ...

$ M/ H. `: S" ]就是根据你布板的走线长度，计算出板间延时参数。xilinx可以进行training algorithms。之前在zynq平台遇到过类似的问题，就通过修改板间延时参数解决的。你可以看下下面这个链接。https://www.xilinx.com/support/answers/46778.html


8 t) b7 n$ t( q# h

% d' R: G. E+ _$ P$ b, x

gavinhuang

Frank9523 发表于 2019-3-28 08:54
就是根据你布板的走线长度，计算出板间延时参数。xilinx可以进行training algorithms。之前在zynq平台遇 ...

7 I/ q! }9 h& h! c0 j) E2 s谢谢。我们布板的时候已经考虑封装的延时进行等长了，等长方面应该没问题。你发的那个链接，我看了一下，只针对于Zynq系列的器件，我们用的KU系列，没有这个东西。

xbin

gavinhuang 发表于 2019-3-27 21:16
# Q8 z, a: w, j9 f5 ?; Q谢谢回答。
从2133降频至1600有改善，但是还是有错，我觉得降到1600了，时序、信号质量方面的余量应该很 ...

降到1600有改善，不是说明和信号完整性有关吗？FPGA和DDR芯片底下电源正常吗
* P, R* Z% j0 V9 f8 f3 Z/ o4 `

kevin890505

低位没问题，高位没问题，是不是因为fly-by要不同颗粒DQ要对齐？FPGA不知道是怎么玩的，CPU类的是自动校准，计算到每个颗粒的延时然后自己设置好寄存器。你问下FPGA的看看。