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关于signaltap II综合assign语句的问题 

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Mhza

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1#
发表于 2019-3-19 13:43 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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5 E% M+ g$ m! j9 i8 f: v) V请教大神，直接将输入到FPGA的晶振时钟信号clk,利用语句assign clk_out = clk将其输出给其他的IC使用，在用signaltap II仿真的时候，看不到clk_out的波形(一直为低电平)。请问一下，这是什么原因？非常感谢！2 R* H$ N. G! h& t+ C4 m5 p* b0 j

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