对于Verilog语言的一些总结

Allevi

对于Verilog语言的一些总结

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1、不使用初始化语句； 9 ^9 x) a0 V! p0 E; J" N2、不使用延时语句； ; B9 V3 Z/ f& |  R# P3、不使用循环次数不确定的语句，如：forever，while等； . `0 v8 C1 W# w2 I$ U0 J4、尽量采用同步方式设计电路； $ m, g0 n6 J$ W4 [1 u: R1 _+ A5、尽量采用行为语句完成设计；   ~$ g6 n( {3 _5 U$ n4 `6、always过程块描述组合逻辑，应在敏感信号表中列出所有的输入信号； 8 d/ I& g- Q. K! S' U% T7、所有的内部寄存器都应该可以被复位； 8、用户自定义原件（UDP元件）是不能被综合的。 & ~1 v( o' k! V# J7 `' ~ 游客，如果您要查看本帖隐藏内容请回复

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yidanshuxuexi

学习一下，
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