TA的每日心情 | 开心
2019-11-19 15:19 |
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对于Verilog语言的一些总结 % X- v( Z% U, h! D: y
3 f7 [7 }( s1 J& M I8 @
1、不使用初始化语句；
7 t* P' I# Y, h7 @; R2、不使用延时语句；
' u+ o' x, D. v" x& _3、不使用循环次数不确定的语句，如：forever，while等；
+ k9 R! q; g6 q9 m- R+ V4、尽量采用同步方式设计电路；
5 ]+ p, f5 G% U# [9 j5、尽量采用行为语句完成设计；( A3 P7 I- p* O C# D1 D
6、always过程块描述组合逻辑，应在敏感信号表中列出所有的输入信号；
/ v& j. n/ s# k! O6 z7、所有的内部寄存器都应该可以被复位；
% I$ V3 X/ h6 W4 X ?% o8、用户自定义原件（UDP元件）是不能被综合的。7 c6 b/ W7 q( |% { R' F
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发表于 2019-3-15 07:30
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