如何满足复杂系统的高性能时序需求

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如何满足复杂系统的高性能时序需求

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时钟设备设计使用I2C可编程小数锁相环(PLL)，可满足高性能时序需求，这样可以产生零PPM（百万分之一）合成误差的频率。高性能时钟IC具有多个时钟输出，用于驱动打印机、扫描仪和路由器等应用系统的子系统，例如处理器、FPGA、数据转换器等。此类复杂系统需要动态更新参考时钟的频率，以实现PCIe 和以太网等其它诸多协议。

时钟IC属于I2C从器件，需要主控制器来配置内部PLL逻辑，其控制逻辑可以写入微控制器内。作为I2C 主机，微控制器将配置写入时钟IC的内部易失性存储器并控制PLL。因此，可以通过板上mcu - IC组合进行系统时钟频率的动态更新。可编程微控制器为高性能时钟IC提供控制逻辑能力，通过减少板载IC和板上走线使整体设计更加紧凑，并降低最终物料成本。

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