分频电路的verilog代码

Ferrya · 发表于 2018-12-6 07:30

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本帖最后由 Ferrya 于 2018-12-6 11:13 编辑

分频电路的verilog代码

系统时钟为50MHz，分出的时钟为1KHz。
module freq (clk, rst_n, clk_1k);

input clk;
input rst_n;

output reg clk_1k;

reg [14:0] cnt;

always @ (posedge clk or negedge rst_n)
begin
if (!rst_n)
begin
clk_1k <= 1;
cnt <= 0;
end
else
begin
if (cnt < 24_999)
begin
cnt <= cnt + 1;
end
else
begin
cnt <= 0;
clk_1k <= ~clk_1k;
end
end
end

endmodule
那么24999是怎么来的呢？这个是计算的关键，我是这么计算的：
50MHz的周期是20ns，1KHz的周期是1ms。那么1KHz的半个周期就是500us，经过计算是20ns的25000倍，
所以计数要24999。
这么计算可以，但是我们如果把计算的过程化简一下的话，就应该是：
计数值=（（系统时钟频率/想要分频得出的频率）/2）-1；

gaoxings · 发表于 2018-12-6 15:15

学习学习

relchhiclty · 发表于 2018-12-6 15:16

看看

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