FPGA, DDR4 SI, Channel 2 Fail(worst case Write enable)

Quantum_

& c+ U: b( E2 _  B1 z$ `3 y9 \. n5 B) o
% a% L8 C4 H! G: W, y1. 第一次, 阅读SI 报告, 有如下几个问题.
6 o# U" D) K3 P) n3 k    a. 如图所示, 其中的1T, or 2T 是什么意思. (*本人不是SI 专业)
$ o7 U6 h0 k( d% r+ z, M1 q5 L: @    b. 图片2中, 所示的时间261ps 是指什么时间.
6 i+ V; j4 P7 K' H    c. 为何图片3中的worst case 不是261, 而是324 ps?
: a' \* Y+ p, }9 d2. 通常, DDR SI 的目的是什么, 主要有哪些参数或者指标? (这里指后仿, 即PCB走线已经完成)

- u; I5 `7 [, v8 w1 w6 M7 t3. 图片所示的Fail,  是哪个/哪些因素引起的? 该如何改进?
9 H0 v6 ~) l% P3 R8 f4 j    a. 是走线长度有问题吗? 长了, 还是短了?
9 u+ l, {5 d8 a( d  U# d7 w1 @0 u* j    b. 可是, 我查看长度表格, 却是正常的范围.
    c. 另外, 如果是长度有问题, 为何U13, U14 (Fly-by在u12之后)的2个devices 却又没有问题.

& l) v3 a3 W" z: J  S以上,谢谢!

# {, k% \( R0 o6 H; Z

ljzyhjbfwh

U12 WE信号1T时，timing不够，要用CA 2T解这个问题。检查下WE信号的走线。

青虫

请问这是用什么软件仿的？

bedqmmoong

走线是先到U12在分叉到U11跟U13/U14？

Quantum_

bedqmmoong 发表于 2018-8-17 09:02
* o' X' k% K! ^( x, H# c  X3 D4 z走线是先到U12在分叉到U11跟U13/U14？

No.
For DDR4, It must be Fly-by.

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bedqmmoong

Quantum_ 发表于 2018-8-18 09:53
No.
For DDR4, It must be Fly-by.

那一般来说U11也会有问题啊，位于Fly-by前面的几个容易因为反射大出问题，U11反射比U12大
8 _# ]! k- m+ p; U1 B3 A. q

bingshuihuo

这个报告可以截图出来  让大家好好学习吸收一下

diff

反射或者串扰，大概率是串扰，是不是？