麻烦帮看看导网络的问题

瓷娃娃

我用CIS画了原理图，DRC后，session log里显示的是如下：

Checking Visible Unconnected Power Pins
Checking Misleading Tap connection
3 y- z. e. O6 w+ j3 WCheck Bus width mismatch
/ V& g3 a8 C+ q* T; q* k9 h
: U7 w* h# \8 n/ ^这个是不是就是没有问题啦？
7 o, ]0 ]6 e- y0 _9 F; E5 I
然后我点了creat netlist。
; b+ ~8 P/ R* I& c4 \3 B% D
6 i* Q/ M/ o. d9 {/ B* C0 J1)勾上了"create or update pcb editor board(netrev)"
' O- M. _0 _/ N  F" B8 [. E2)在output board里选了板子要放的位置。
. V  t( M' `2 Y& Y: y3）我点确定会提示找不到pstchip.dat,pstxnet.dat,pstxprt.dat。于是我又勾上了上面的create pcb editor nelist选项，在netlist files里选了和output board相同的文件夹。也勾上了view output。
! f: P6 Y, Y6 \+ H; K5 ?4）再点确定在导网络中会出错，我点确定，查session log里提示的是：
. i" p) ^7 J& M8 I" a
Spawing "E:\allegro\tools\pcb\bin\allegro.exe" -mpssession Administrator "E:\atext\at9263.brd"

*** Done ***

+ Y  s: J1 k0 v  k' |# f! F我点确定的同时会打开一个allegro的文件，但里面什么也没有。
# A! b+ C& D" W4 Y
3 {7 J4 b5 t, O7 \9 k3 F3 Z而且按说outputs那里应该会有pstchip.dat,pstxnet.dat,pstxprt.dat这三个文件输出才对，但那没有。
, t: X7 B8 e9 H
; X1 W, f9 \4 X3 _6 @+ f请问我哪里出错了？

RiverSnail

Checking Visible Unconnected Power Pins
" ~) t6 k4 Y/ R  }( o* JChecking Misleading Tap connection
: U5 p- i4 W/ p! ^Check Bus width mismatch
4 }8 G) |8 ~; `; D$ ?# t3 M; u
; g& r: v8 K7 p& X6 y5 ?8 p9 G这个是没有问题的，有问题的话会提示[error]或者[warnING]等字样
. {7 ~9 o3 R% j: w. j0 m如下：
5 s& x2 x. i1 r$ vWARNING [DRC0037]   Net has two or more aliases - possible short? 1V:  SCHEMATIC1, RT9203  (7.00, 3.20)