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Verilog中module之间连线问题

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发表于 2018-2-5 15:07 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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请各位前辈解答一下,为什么在连线时rst_n前有个感叹号?我老感觉是写错了,但是compile时也没报错,谢谢!7 B: \' w. [$ M0 K
input rst_n;6 _8 r6 x7 `9 x% `3 |7 p. {

5 ?% X: ^  N4 l* U5 F: BEFB_UFM inst1 (        .wb_clk_i(clk_i ),                                       
2 S. x: Y9 t6 t8 Z) }' V                                .wb_rst_i(!rst_n ),
5 R$ }) [4 z7 j) z1 y$ q# [                                .wb_cyc_i(wb_cyc_i ),0 O/ \, T  \# {1 |# F7 J
                                .wb_stb_i(wb_stb_i ), 9 I) q4 T# X' b. i# A4 [. |
                                .wb_we_i(wb_we_i ),8 V' W4 c: N/ z. d5 E* F+ \
                                .wb_adr_i(wb_adr_i), * U1 z& _) ~& C8 Q9 h% X: O
                                .wb_dat_i(wb_dat_i ), $ ^( ^5 c& E5 u5 S6 Z4 r7 E
                                .wb_dat_o(wb_dat_o ),
2 u9 s9 E- X# \1 f                                .wb_ack_o(wb_ack_o ),
% b: X3 r5 S7 k                                .wbc_ufm_irq( )6 ]* w! D! b- a! o2 O; h
                                );
" D3 ^8 Q# S. W% a0 P$ J& R' h, G; |' H2 h$ M+ Y8 T5 {4 \2 N

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3#
发表于 2018-2-10 09:28 | 只看该作者
取反  高电平有效

该用户从未签到

4#
发表于 2018-2-10 16:06 | 只看该作者
对RST_N取反, 是一种条件的判断, 建议你看一下  Verilog语法 " \; b% a8 d3 {$ g2 s6 S8 X/ H

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5#
发表于 2018-3-14 16:25 | 只看该作者
学习一下,谢谢!
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