Verilog中module之间连线问题

liuchengyun

请各位前辈解答一下，为什么在连线时rst_n前有个感叹号？我老感觉是写错了，但是compile时也没报错，谢谢！
9 L1 g2 C! O. C& c1 \1 Dinput rst_n；

0 g  x  F  |* q6 AEFB_UFM inst1 (        .wb_clk_i(clk_i ),                                       
. S' W& Q) B9 G                                .wb_rst_i(!rst_n ),
( D( r  t, ]& ?* ^) \. S- P+ O                                .wb_cyc_i(wb_cyc_i ),
                                .wb_stb_i(wb_stb_i ),
  C! e5 o5 {% n4 J2 O. q7 M9 Y; P                                .wb_we_i(wb_we_i ),
                                .wb_adr_i(wb_adr_i),
                                .wb_dat_i(wb_dat_i ),
                                .wb_dat_o(wb_dat_o ),
0 {( D, C" W0 G- Q. {                                .wb_ack_o(wb_ack_o ),
& m3 k0 W5 O3 _                                .wbc_ufm_irq( )
; D/ u/ J8 X( T/ ]5 h/ I& [" C                                );

$ T9 q! q- [4 i# v7 o

liuchengyun

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取反  高电平有效

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对RST_N取反， 是一种条件的判断， 建议你看一下  Verilog语法

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学习一下，谢谢！