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Verilog中module之间连线问题

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1#
发表于 2018-2-5 15:07 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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请各位前辈解答一下,为什么在连线时rst_n前有个感叹号?我老感觉是写错了,但是compile时也没报错,谢谢!: R+ \! }2 s8 Y8 q1 \
input rst_n;! w1 ?1 V8 B" |( ?7 ]
1 J0 O9 G1 l  k4 k
EFB_UFM inst1 (        .wb_clk_i(clk_i ),                                       
  i- F" w. }3 M' Y3 |" i) _& G                                .wb_rst_i(!rst_n ),
6 W) v8 U5 @1 ?: N$ C/ `3 W; h                                .wb_cyc_i(wb_cyc_i ),: m& u- d8 u: }
                                .wb_stb_i(wb_stb_i ), " S) i; u8 I$ t
                                .wb_we_i(wb_we_i ),, E- `$ W- S: }; I0 K. K' _
                                .wb_adr_i(wb_adr_i),
/ C% G0 h! k5 e  }1 ^                                .wb_dat_i(wb_dat_i ),
# h- e& e* k: X: l                                .wb_dat_o(wb_dat_o ), 0 B- c9 R' B6 l: d" p, V
                                .wb_ack_o(wb_ack_o ),
8 Q2 b6 r: L, b( T( s$ B                                .wbc_ufm_irq( )
) q& U5 Y  p$ q                                );
- m* O  N4 P0 \1 f2 w' s) i) ?) q
2 |( D. N$ r- g/ p* g

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3#
发表于 2018-2-10 09:28 | 只看该作者
取反  高电平有效

该用户从未签到

4#
发表于 2018-2-10 16:06 | 只看该作者
对RST_N取反, 是一种条件的判断, 建议你看一下  Verilog语法
& K  c* ^- K" w5 H0 I+ i

该用户从未签到

5#
发表于 2018-3-14 16:25 | 只看该作者
学习一下,谢谢!
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