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[Cadence Sigrity] power dc电热混合仿真出错

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发表于 2017-8-29 15:24 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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请问在用powerdc电热混合仿真的时候出现图1所示的错误,是怎么回事?确认后
3 V/ {% h$ f! j' M4 V9 ?2 y9 r* I出现图2所示的提示。然后就停止了,大约进行到23%的精度,看提示好像是FEM" h7 K/ ?7 l0 T. m9 ~
之类的问题,是模型没有设置好吗?单纯的电仿真是通过的。谢谢!/ ~0 N' t/ j( }8 M% ]1 [

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    2#
    发表于 2017-10-25 11:15 | 只看该作者
    stack up设置时,需要设置top、bot的fill-in dielectric,如果不设置为空,就会出现上述问题

    点评

    谢谢支持,已验证,确实添加了top和bottom层的fil-in dielectric为FR4之后,再做电热综合仿真就不会报错了,再次感谢!  详情 回复 发表于 2017-11-20 18:23
    谢谢!下次我试试,当时我记得是删除了几路VRM,只保留一路VRM就能完成仿真,我还以为是不支持多路VRM同时仿真呢。  详情 回复 发表于 2017-11-20 12:20

    该用户从未签到

    3#
     楼主| 发表于 2017-11-20 12:20 | 只看该作者
    Christhenghao 发表于 2017-10-25 11:15
    + O% w3 G) @. W* Rstack up设置时,需要设置top、bot的fill-in dielectric,如果不设置为空,就会出现上述问题

    % Y- w4 q2 A" [; B谢谢!下次我试试,当时我记得是删除了几路VRM,只保留一路VRM就能完成仿真,我还以为是不支持多路VRM同时仿真呢。3 z2 J$ D9 q9 v1 H4 t' M& S

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    4#
     楼主| 发表于 2017-11-20 18:23 | 只看该作者
    Christhenghao 发表于 2017-10-25 11:15
    8 C' H  e/ R- ~; D- Dstack up设置时,需要设置top、bot的fill-in dielectric,如果不设置为空,就会出现上述问题
    6 w! F1 _# I( y8 z3 b
    谢谢支持,已验证,确实添加了top和bottom层的fil-in dielectric为FR4之后,再做电热综合仿真就不会报错了,再次感谢!- G2 j2 ?3 B; t0 c) `
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    5#
    发表于 2020-2-15 18:33 | 只看该作者
    请教一下:电热混合仿真的步骤1 L1 L+ O$ A# ~& G, p9 }$ q7 o! M
  • TA的每日心情
    开心
    2022-6-22 15:24
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    6#
    发表于 2020-2-15 18:33 | 只看该作者
    能不能分享一下,谢谢
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