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虚心请教各位一阶HDI板子叠层设置的问题

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1#
发表于 2017-7-24 20:12 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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初次画HDI的板子,准备使用6层1阶工艺,通常怎样设置叠层结构呢,6 ~; ^9 j8 e; W7 r8 g6 n
如果采用 TOP-GND-SIG1-SIG2-POWER-BOTTOM的常规叠层,顶层的盲孔只能连接到L2,但是L2是GND层不能走线(如果走线的话阻抗没办法控制),岂不是要再增加L2-L5的埋孔连接到信号层,然后到走线的另一端还要再增加L2-L5的埋孔,然后再用L1-L2的盲孔连到顶层的焊盘,这样本来都在顶层的焊盘需要加4个过孔才能联通,请教各位通常怎么解决这种问题,谢谢!4 b& X! `# [% d6 O& `

该用户从未签到

2#
发表于 2017-7-25 09:06 | 只看该作者
TOP-SIG1-GND-POWER-SIG2-BOTTOM

点评

谢谢!开始我也想用这种叠层结构,但是TOP与SIG1的距离远小于SIG1到参考层GND的距离,板厂说SIG1不能做阻抗控制,我的SIG1上有差分线需要阻抗控制,应该怎么处理呢?  详情 回复 发表于 2017-7-25 11:45

该用户从未签到

3#
发表于 2017-7-25 10:07 | 只看该作者
直接打貫孔 (L1-L6)
; L( o" ~0 y- V5 d: x1+4+1 (一階盲埋) 只能這樣處理, 不是打4個,就是直接打貫孔.
" w  [9 j9 @. x0 e自己看空間去運用

点评

0.65间距BGA,而且有差分线,打实孔走不出的,看来只能多加几个孔了,谢谢  详情 回复 发表于 2017-7-25 11:47

该用户从未签到

4#
 楼主| 发表于 2017-7-25 11:45 | 只看该作者
小秋2013 发表于 2017-7-25 09:063 X( b2 P& G. r+ o% R
TOP-SIG1-GND-POWER-SIG2-BOTTOM

* ]) R7 `. j6 l8 p. F/ ~& w5 V" v谢谢!开始我也想用这种叠层结构,但是TOP与SIG1的距离远小于SIG1到参考层GND的距离,板厂说SIG1不能做阻抗控制,我的SIG1上有差分线需要阻抗控制,应该怎么处理呢?
9 _$ v8 y$ V' [* b0 q. m

点评

隔层参考。  详情 回复 发表于 2017-7-25 13:32

该用户从未签到

5#
 楼主| 发表于 2017-7-25 11:47 | 只看该作者
nnew 发表于 2017-7-25 10:07
9 C: }, K* @4 \% _; B! s* c直接打貫孔 (L1-L6)
- i8 f" M4 Z) e/ A" i. N- V1+4+1 (一階盲埋) 只能這樣處理, 不是打4個,就是直接打貫孔. $ {' I, i2 `' Z/ D
自己看空間去運用
$ f( X1 [! r  b% Q7 C
0.65间距BGA,而且有差分线,打实孔走不出的,看来只能多加几个孔了,谢谢
3 ?' @) T* D# d+ J5 i$ [

点评

可以做同层参考,或者top层铺铜,参考top层。  详情 回复 发表于 2017-7-25 15:04
  • TA的每日心情
    开心
    2019-11-19 15:59
  • 签到天数: 1 天

    [LV.1]初来乍到

    6#
    发表于 2017-7-25 13:32 | 只看该作者
    Jason022 发表于 2017-7-25 11:45
    & \- V5 u! x: x6 I( E谢谢!开始我也想用这种叠层结构,但是TOP与SIG1的距离远小于SIG1到参考层GND的距离,板厂说SIG1不能做阻 ...
    , T2 Q4 c4 b! G7 z
    隔层参考。6 {1 s4 K2 Y. [/ l
  • TA的每日心情
    难过
    2024-11-28 15:52
  • 签到天数: 7 天

    [LV.3]偶尔看看II

    7#
    发表于 2017-7-25 15:04 | 只看该作者
    Jason022 发表于 2017-7-25 11:47. Q! l0 P& k- M, J
    0.65间距BGA,而且有差分线,打实孔走不出的,看来只能多加几个孔了,谢谢

    & O6 E# B+ K: Y3 y可以做同层参考,或者top层铺铜,参考top层。6 ~8 G$ D$ b4 L4 g- {! M
  • TA的每日心情
    奋斗
    2021-3-10 15:58
  • 签到天数: 11 天

    [LV.3]偶尔看看II

    8#
    发表于 2017-7-25 15:30 | 只看该作者
    top-sig1-gnd-sig2-power-bot;top层主要铺铜,sig1扇出,如需要bot走线,就打穿孔。一般说,0.65 扇出贯穿孔问题应该不大吧,顶多加层数。

    点评

    谢谢,我也准备采用top层铺铜,sig1扇出的方式,因为板子面积受限制,采用通孔的方式电源和退藕电容不好处理。  详情 回复 发表于 2017-7-25 16:28

    该用户从未签到

    9#
     楼主| 发表于 2017-7-25 16:28 | 只看该作者
    xbin 发表于 2017-7-25 15:30. B& s" T$ U' c) C( v
    top-sig1-gnd-sig2-power-bot;top层主要铺铜,sig1扇出,如需要bot走线,就打穿孔。一般说,0.65 扇出贯穿 ...

    2 I- g( y0 ]) s9 _: ]谢谢,我也准备采用top层铺铜,sig1扇出的方式,因为板子面积受限制,采用通孔的方式电源和退藕电容不好处理。1 B( |) u9 d5 `, e9 Q2 `9 d
  • TA的每日心情
    无聊
    2020-7-16 15:32
  • 签到天数: 3 天

    [LV.2]偶尔看看I

    11#
    发表于 2017-7-27 08:59 | 只看该作者
    成本考虑 0.65的BGA 一般通孔可以解决 DSP这块芯片厂家肯定设计好可以通孔实现的 除非器件密度很大无空间打孔才采用HDI。
    ' c4 y; P+ g7 D4 a6 _

    该用户从未签到

    12#
    发表于 2017-7-28 23:07 | 只看该作者
    0.65通常好像还是可以做通孔的吧

    该用户从未签到

    13#
    发表于 2017-7-29 09:17 | 只看该作者
    采用 TOP-GND-SIG1-SIG2-POWER-BOTTOM的常规叠层,打孔方式为,1-2,2-5,5-6,1-6,根据实际情况选择看打孔方式,尽量避免打盘中孔(可减少树脂塞孔制板工序),GDN层的走线尽量短。具体设计可参考下面图例:$ _! |; C# \- Z; A! f8 ~& S& {

    top.JPG (55.25 KB, 下载次数: 0)

    top.JPG

    gnd02.JPG (67.51 KB, 下载次数: 0)

    gnd02.JPG

    点评

    谢谢,板子很漂亮。  详情 回复 发表于 2017-8-1 16:52
  • TA的每日心情
    开心
    2024-1-3 15:02
  • 签到天数: 48 天

    [LV.5]常住居民I

    14#
    发表于 2017-7-31 16:07 | 只看该作者
      同意11楼的

    该用户从未签到

    15#
     楼主| 发表于 2017-8-1 16:52 | 只看该作者
    rock_li29 发表于 2017-7-29 09:17" W# `; v% D% M3 V2 {
    采用 TOP-GND-SIG1-SIG2-POWER-BOTTOM的常规叠层,打孔方式为,1-2,2-5,5-6,1-6,根据实际情况选择看打 ...
    $ l6 ^/ l6 {; @4 k, b1 \0 W
    谢谢,板子很漂亮。
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