2017年7月23日公益PCB评审报告节选

EDA365QA

1.  跨分割，如ART04与ART07互换就可以避免跨分割.

# k$ e5 y) g) Z  n. _" h  B7 y

eda1057933793

EDA365QA 发表于 2017-7-24 08:41
6 @; I* k. _# J5.  时钟与DQS差太大了.

看图片，地址、控制、时钟线走的是T型拓扑，而数据线走的是点对点的，那么时钟和每组数据线的dqs该怎样控制，datasheet里应该有写等长控制要求，这种的应该是到每片颗粒的时钟线长度比到该颗粒的dqs长一定的数值是吧。
* H. j+ v4 Z) x

eda1057933793

EDA365QA 发表于 2017-7-24 08:41
; r  ~' W: V' s) X4.  DDR下拉都应在末端.

是指的vtt的电阻吧，这个端接电阻放在哪里应该看走的拓扑吧，如果是fly_by，就需要放在末端颗粒，现在看这个图走的是T型拓扑，是不是放在中间的T点位置？

pcb

wshna0221 发表于 2017-7-24 14:41
4 v6 K- A( Z- `9 d. S1 `. V4 x哦，那遭了，刚做了一块板子，差了1000mil左右。DDR3两颗芯片

DDR3没有这个要求

EDA365QA

2.  铺地铜没有打孔无意义.
. y" n5 u. F0 i) p1 N$ Z

EDA365QA

3.  电源连接需补强.
6 g9 I! z, k4 F8 c
6 V) ~; g# M! Z, Z* K

EDA365QA

4.  DDR下拉都应在末端.

/ `- U/ ]" r0 g1 J! {2 p; g

EDA365QA

5.  时钟与DQS差太大了.
( A  y5 H* ?/ {$ Q4 E5 w
0 K) {3 U: |+ o- g4 z# x) |$ y

EDA365QA

6.  跨分割还可以优化.

2 d( |1 J0 z# k/ [9 z7 e1 |, A

EDA365QA

7.  5V需要补强.
: C4 Z. z; h, j# ?- |& A

EDA365QA

8.  相邻层有重叠走线.
6 C1 x8 A& n" A
/ c1 a1 Z- {$ h& d' m

EDA365QA

9.  板框有移动了.

/ W2 P, Q6 @* ]$ ]$ k5 w

EDA365QA

10.  左右两边有跨分割.
( @' Z8 }. \' D& `9 l0 Z3 K

qilinwang66

wshna0221

EDA365QA 发表于 2017-7-24 08:41
1 q; h! j% N/ S5.  时钟与DQS差太大了.

差多少合适呢?

- U5 Y. D0 ]4 g+ t) {/ @

pcb

wshna0221 发表于 2017-7-24 09:50
8 v1 s9 J2 m" K! W" ?差多少合适呢?

最好不要大于500MIL.

wshna0221

pcb 发表于 2017-7-24 14:11
最好不要大于500MIL.

4 @  z( P/ A1 n. }! j" o& z哦，那遭了，刚做了一块板子，差了1000mil左右。DDR3两颗芯片