【晶体时钟GND的layout方式】

谁家的熊孩子 · 发表于 2017-6-30 17:41

EDA365欢迎您登录！

您需要登录才可以下载或查看，没有帐号？注册

x

想请教一下大家，平时碰到晶体时钟都是怎么处理晶体的GND呢？是单点接地还是满接呢？单点接地的话是仅隔离top层GND，还是隔开哪几层？谢谢啦~

谁家的熊孩子 · 发表于 2017-7-3 14:09

bruce777 发表于 2017-7-3 13:42! P+ T+ a* f" [
圖片上面有說 No GND or Power plane "under" oscillator components 以減少寄生) M- j$ E' Y2 t: Y4 Y* H/ f
應該就是內層要隔離的意 ...

看到了，只是感觉no gnd or power plane这种做法更少见，一般晶体下都是有GND的吧，只是是否隔离开的问题。

谁家的熊孩子 · 发表于 2017-7-3 09:52

zouliecai 发表于 2017-6-30 21:507 V" |6 ^! K2 j% L; j
正常接、单点接都有，一般单点的话只隔离表层，如果旁边有干扰模块隔离一下最好

嗯嗯~ 那内层呢？有将晶体下方的GND平面也隔离开的做法吗？

csw123 · 发表于 2017-7-5 11:13

根据具体设计，最好是把所有地连在一起，在短接电容的地管脚出单点下主地。有条件的话从元件面开始到第一个主地之间的平面全部挖空，有效隔离串扰和热传导。

zouliecai · 发表于 2017-6-30 21:50

正常接、单点接都有，一般单点的话只隔离表层，如果旁边有干扰模块隔离一下最好

larryfarn · 发表于 2017-7-1 18:57

Using the 16 MHz Crystal Oscillator

bingshuihuo · 发表于 2017-7-3 09:49

这个点赞！！！！

谁家的熊孩子 · 发表于 2017-7-3 09:51

larryfarn 发表于 2017-7-1 18:57
0 I- p; X4 u. VUsing the 16 MHz Crystal Oscillator

也是表层隔离GND是吧？内层呢？需要隔离吗？

juanbu · 发表于 2017-7-3 13:37

内层也曾经晶振下方隔开过，这样的做法很少用

bruce777 · 发表于 2017-7-3 13:42

圖片上面有說 No GND or Power plane "under" oscillator components 以減少寄生
應該就是內層要隔離的意思.

谁家的熊孩子 · 发表于 2017-7-3 14:10

juanbu 发表于 2017-7-3 13:37
; W% D0 M! r* O$ A. o! O& s内层也曾经晶振下方隔开过，这样的做法很少用

哦哦~ 好的，多谢~

wshna0221 · 发表于 2017-7-3 15:39

larryfarn 发表于 2017-7-1 18:57
5 M) v7 H1 U+ {$ VUsing the 16 MHz Crystal Oscillator

如果是4层板，就是中间的两层在晶振下方挖空，第四层呢？也挖空么？是这意思么？

紫菁 · 发表于 2017-7-4 09:45

点赞学习

小秋2013 · 发表于 2017-7-4 16:22

wshna0221 发表于 2017-7-3 15:39
& `% r+ u7 N9 W7 e如果是4层板，就是中间的两层在晶振下方挖空，第四层呢？也挖空么？是这意思么？

一般是top和第二层挖空，三层必须是地

平流层 · 发表于 2017-7-4 17:04

晶体和晶振的处理方式还是有区别的.

谁家的熊孩子 · 发表于 2017-7-5 09:57

平流层发表于 2017-7-4 17:04- Z" H7 I. ^9 j
晶体和晶振的处理方式还是有区别的.

嗯嗯~ 前面是我笔误，这里讨论的都是晶体的layout方式~

帐号		自动登录	找回密码
密码			注册

【晶体时钟GND的layout方式】

EDA365欢迎您登录！

点评

点评

点评

点评

点评

点评

点评

浏览过的版块

推荐内容 /1