2017年6月18日公益PCB评审报告节选

EDA365QA · 发表于 2017-6-19 12:08

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1. 数字部分和模拟部分分割不合理。应该在芯片的数字区域和模拟区域分割,保证两种信号的所有层面的完全隔离。

王开鑫55 · 发表于 2017-8-23 16:59

EDA365QA 发表于 2017-6-19 12:09( v6 Y3 b2 u1 P" Q9 e
4. 接入的100欧电阻到FPGA的走线长度需要相等，走线需要加粗，芯片连接到电阻在到过孔。

这个不知道是什么原因要这么做，以前都没注意过这点

EDA365QA · 发表于 2017-6-20 10:39

wangdalei 发表于 2017-6-19 17:36/ V$ F3 n0 D6 F: b
封装少钢网是什么意思啊，封装做的有问题吗。

是的，正常的allegro软件的封装需要机贴的封装是要有PAST层面的设计的。

wangdalei · 发表于 2017-6-19 17:36

EDA365QA 发表于 2017-6-19 12:11* K1 {/ M; y9 M5 S/ _
8. 部分器件封装少钢网，开钢网时易遗漏器件。

封装少钢网是什么意思啊，封装做的有问题吗。

EDA365QA · 发表于 2017-6-19 12:08

2. 防焊是为了地网络的散热过孔不上绿油，目前位置像左侧偏移，导致左侧电源网络也局部漏铜。

EDA365QA · 发表于 2017-6-19 12:09

3. 此电阻是大功率电阻，目前一根线过细不够电流。

EDA365QA · 发表于 2017-6-19 12:09

4. 接入的100欧电阻到FPGA的走线长度需要相等，走线需要加粗，芯片连接到电阻在到过孔。

EDA365QA · 发表于 2017-6-19 12:09

5. 隔离区域是在单端和差分互转的芯片中间开始的。目前分割位置在电阻中间。

EDA365QA · 发表于 2017-6-19 12:10

6. 优化布局:把两个电容放到芯片与晶振中间，避免板内时钟走线残端。

EDA365QA · 发表于 2017-6-19 12:10

7. LDO的滤波电容需要就近打地孔处理，保证最小的回流路径，取得更好的滤波效果。

EDA365QA · 发表于 2017-6-19 12:11

8. 部分器件封装少钢网，开钢网时易遗漏器件。

EDA365QA · 发表于 2017-6-19 12:11

9. 蜂鸣器走线是模拟走线，需要加粗一些。

EDA365QA · 发表于 2017-6-19 12:11

10. LED极性反了，如果按照板内标示贴片会导致灯不工作。

紫菁 · 发表于 2017-6-19 13:10

学习学习。

pcb · 发表于 2017-6-19 13:19

问题很多呀！

lxz0708 · 发表于 2017-6-19 16:54

项目经过各位版主的评审，我投板就放心了。

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