allegro 16.6 如何设定不同Net 短路时又不会出现DRC

finezhang

请问大虾allegro 16.6 如何设定不同Net 短路时又不会出现DRC？

yangjinxing521

晕。。乱来。。

superlish

短路肯定有DRC的，没有DRC才是有问题的。
建议最好留着DRC，你可以不用理会它，防止后面忘记了，有个DRC可以知道的

; o3 z% k! i. |; D6 x不同网络如果需要短接，你如果不想出现DRC，可以另起一层（非走线层）画个线短接，
4 b: a. W: x, ]: _! a但是你设置光绘时候记得把这个线设进去，否则走线层没有这个线生产出来是开路的

superlish

短接点建议可以建个封装，（记住不要开窗，这个不需要焊接的），前后网络可以不一样，中间画个线（非走线层）端接即可，光绘设置时记得把那个非走线层的线设置加进去，否则就不链接了。
& f& W3 w9 A/ m& V! n% o+ S

finezhang

superlish 发表于 2017-5-4 13:50
短接点建议可以建个封装，（记住不要开窗，这个不需要焊接的），前后网络可以不一样，中间画个线（非走线层 ...

) S; K% _7 i" A0 E, K3 ^# O请教在哪层画线，出gerber时怎样添加这一层？强行连接DRC没办法出gerber

superlish

强连也可以出GERBER的
- C+ O8 Y$ K" Z  U  F$ F7 |最好自己定义单独一层，防止和其他信息冲突

superlish

finezhang 发表于 2017-5-4 13:58
8 h: G, L; S& a请教在哪层画线，出gerber时怎样添加这一层？强行连接DRC没办法出gerber

4 L6 ?0 D% V" \. r7 d4 r请问下你这个有在原理图上有标示出来的吗？ 最好原理图也标一下，要不下次改版或者换别人做就不清楚这里强连是什么意思了，别人估计会当做短路处理了。
7 R3 z9 ]0 k. c

superlish

还有一种短接的，铜靠近点，弄最小间距不报错就OK，然后开钢网，一刷锡膏就连上了

3 `  {% d, O$ |9 U% M6 Q( V

finezhang

没有明白怎样在封装里面：添加2个中间画个线（非走线层）
2 H; X5 F0 g3 [5 M% G, p7 |) T333层怎样添加的

superlish

finezhang 发表于 2017-5-4 15:39
' K' ?  ~, f% Q0 x; O0 E2 ^& r没有明白怎样在封装里面：添加2个中间画个线（非走线层）
9 U4 M; ]" p/ i- o- x7 m333层怎样添加的

( i. |7 d+ U0 B) q$ b- a

红尘2938

不出现DRC自己都不知道短路了

finezhang

superlish 发表于 2017-5-4 16:14

元件如果放到底层，top和bottom层怎样区分？
7 {0 K$ w4 u6 V" L" c- ]- [

這侽孓譙悴丶

一般一个板子允许短路的地方不会很多，允许短路的地方自己做的板子自己心里很清楚，把允许短路的drc隐藏即可，搞得那么麻烦！

superlish

finezhang 发表于 2017-5-4 17:35
. u5 o9 w7 C+ G3 |6 a+ ?' z元件如果放到底层，top和bottom层怎样区分？

2 a6 W6 V4 @. K( l不明白你要说什么？？ 放哪层就是哪层啊
' ?! D& N2 A' M: \) @

finezhang

superlish 发表于 2017-5-5 19:56
8 D% S7 p7 ~+ l0 G不明白你要说什么？？ 放哪层就是哪层啊

: T4 x5 B( U8 x已搞定，谢谢大侠耐心讲解！