DDR SKEW是什么意思

tencome

. D, n1 j, Z/ J, y/ Z8 ?7 Z+ d
* l3 h5 b2 R) R2 \1 S4 ?; q求大神，问一下
下图是一个DDR SKEW仿真数据图片，DQ SKEW MAX=443-413=30.

0 @* ?* d% h; @1.  DDR SKEW是什么意思？
6 G: ]0 |8 c) ]2.  为什么是用DQ0的最大值减去DQ3的最小值？ 而不是用DQ0的最大值减去DQ0的最小值？
5 w# d+ d- m! o% t; C+ R3.  如何修改单颗DDR颗粒的设计来减小DDR SKEW，DDR SKEW要求是15以下。

超級狗

Defining Skew, Propagation-Delay, Phase Offset
3 ~* M" t) S+ F: ^& J+ p
; i) Y4 z3 N8 i5 }! _5 K  k' c
  x: p; R4 @7 w" \- x

chensi007

以前弄过HDMI。他一致性有两东西要测。一个是差分对内歪斜。一个是差分对间歪斜。基本意思我的理解是差分对内等长（电气等长）及差分对间等长。如果电气长度不一样。对于差分对内歪斜，则会使差分信号里引入共模信号。对于差分对间，由于长度不一样，每对差分对传输时间不一样，则会引入时序问题。

2 r& @! F0 A8 `! _  `& i7 F# ?" xDDR没有弄过。你这个DQ的SKEW从图上的标识来看，貌似是测的单个数据线的抖动（JITTER）。

tedwan

It is delay between the fastest and slowest pins. It should be a DRAM X4 chip which has DQ0~DQ3 share the same DQS strobe, that is why need deskew DQ0 and DQ3 to leave enough timing margin for DQ0 ~ DQ4(called one nibble).

l888888h

这样看, 这4个dq是使用同一个dqs来取样的, 那么这4个眼图就相当于要整体来看
把这4个眼图叠在一起看, 由于偏斜, 整体眼图会被吃掉一些(就是最大值减最小值所代表的)
3 Z0 U9 _& t' i1 M* k7 x可以通过调整线长来减小这种偏斜,或者对寄存器进行设置来调整(取决于芯片)

xtaylg

超級狗 发表于 2017-2-19 00:14
0 U0 K4 P% Q: l$ ~6 KDefining Skew, Propagation-Delay, Phase Offset

狗版，不好意思！点错了？好像没有撤销功能？

AD9_PCB

chensi007 发表于 2017-2-16 09:09
/ t8 }& L) ?3 T9 }, ?: ~5 R9 g以前弄过HDMI。他一致性有两东西要测。一个是差分对内歪斜。一个是差分对间歪斜。基本意思我的理解是差分对 ...

6 F+ q& m2 o/ s5 D5 [; Y; r  S* o我认为你说的对，应该是考虑对间的误差
- I* y$ @- g1 U* Y

AD9_PCB

tedwan 发表于 2017-2-16 12:40
% b( ]0 `, E9 k9 SIt is delay between the fastest and slowest pins. It should be a DRAM X4 chip which has DQ0~DQ3 shar ...

  H2 ]1 V# x) H2 l# d6 B# [; `good

tencome

多谢各位，看懂了一点点。

zsq0503

个人理解：应该在原来的基础上更严格控制每组DQS和时钟信号的长度匹配，说得直接点就是把每组DQS和时钟的等长再做小点