|
EDA365欢迎您登录!
您需要 登录 才可以下载或查看,没有帐号?注册
x
问题1:铺铜时,比如说在BOTTOM层铺GND,但是我有TRACE是GND的NET,而同时我有想保留这些TRACE,使它和其它TRACE一样,与GND的SHAPE有一定的CLEARANCE,有没有什么办法可以解决?一个解决办法是用静态的SHAPE,先用别的NET铺,铺完后再改成GND的NET,但是这样又产生问题了,我原来要连GND的VIA孔岂不是也连不到GND上面去了?
" Z6 W; @, ^! p
- K k; @3 v1 F8 ^问题2:在ALL里面怎样做到使一个孔在一层开THERMAL,而在另外一层不开THERMAL,就比如说02C与04C都是GND层,但是我需要一个带GND的NET的孔在02C开THERMAL,而在04C不连GND,应该怎样处理?
" W* j F u4 t0 O: n% Y. X我们现在想到的办法是在padsTACK中将04C的THERMAL FALSH换成另外一个FLSH,大小和ANTI PAD的大小一样.这样就不会连在一起。按道理来说,将THERMAL FLASH改成CIRLE,大小和ANTIPAD一样就可以了,但是一定要另外做一个FLSH才行,有没有更好的解决办法?6 l X/ |( r' Q2 ^5 r; M
1 B3 U9 f! _9 b) D& C8 j1 G( C问题3:TOOLS/PADSTACK MODIFY/EDIT GROUP是起什么作用的?我们曾经使用它对一组VIA进行改动,改动是成功了,但是改动成功以后这些孔再也无法EDIT了,也没办法改回原来的大小了,也改不成别的大小了?
) d) ]3 ^" V1 C" a: Y9 q
2 x' ~- ` B1 @. C; i谢谢拉!!!!; b7 s$ s( `- G& [+ t
希望能够得到解答!!! |
|