allegro铜皮导致的短路

dzyhym@126.com · 发表于 2015-10-26 13:10

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客户反馈板有个地方作短路了。一看原来是铜皮没有被genesis正确导入导致短路，可惜只有gerber，没有pcb，不知道pcb是如何铺的铜皮导致这个问题的产生。
有没有谁碰到过？allegro比较少出现这个问题，好像update drc会检查铜皮错误。

正确的文件应该如下：

5718366 · 发表于 2015-10-26 17:33

用allegro5年，还真没出现过这种问题，正如你所说，铺好铜后，要是有短路或间距小于设计规则会报错。
这个可能是因为走线的时候变换了宽度，造成的一个尖角短路

dzyhym@126.com · 发表于 2015-10-26 17:44

5718366 发表于 2015-10-26 17:336 Y' A: {. A; U! e: ^6 b1 C
用allegro5年，还真没出现过这种问题，正如你所说，铺好铜后，要是有短路或间距小于设计规则会报错。, S+ I% x- S* d2 @9 r+ H
这个 ...

不是线宽变化引起的是铜皮引起的因为调入光绘时提示有自交叉铜皮线宽不会引起这个问题

dzyhym@126.com · 发表于 2015-10-29 17:54

今天又一个这样的问题板大家一定update drc呀

65770096 · 发表于 2015-10-30 15:07

感觉是规则设置的问题，感觉像测试点什么的，shape to test point？

dzyhym@126.com · 发表于 2015-10-31 08:39

65770096 发表于 2015-10-30 15:07- w6 p5 z; B" [% _* n
感觉是规则设置的问题，感觉像测试点什么的，shape to test point？

不是测试点

wwwwwwwwwqq · 发表于 2015-11-6 20:06

我觉得update drc是一个，还有好像没有update to smooth,update to smooth后应该不会这样子

ann_wz · 发表于 2015-11-7 08:40

pads画的板子还是有可能的，allegro应该不太可能

denniszeng · 发表于 2015-11-24 15:26

什么软件都有可能，只是DRC没做好

dzyhym@126.com · 发表于 2015-11-24 16:10

ann_wz 发表于 2015-11-7 08:407 v5 \- [; B4 u6 k0 S$ Y, Q
pads画的板子还是有可能的，allegro应该不太可能

百分百allegro 因为光绘文件的后缀是.art

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