找回密码
 注册
关于网站域名变更的通知
查看: 830|回复: 0
打印 上一主题 下一主题

VHDL的STD_LOGIC的9中取值的意义?

[复制链接]

该用户从未签到

跳转到指定楼层
1#
发表于 2015-10-21 15:18 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

EDA365欢迎您登录!

您需要 登录 才可以下载或查看,没有帐号?注册

x
大家都知道,VHDL的STD_LOGIC的9种取值:& k4 J' W' U& p! u0 g. h
‘U’  初始值 ; ‘X’ 不定  ; ‘0’ 0 ; ‘1’ 1; ‘Z’ 高阻; ‘W’ 弱信号不定; ‘L’ 弱信号0; ‘H’弱信号1;‘-’不可能的情况,分别在哪些情况下对应使用?
/ {) \$ n( [0 o  W3 ^6 V3 {: F9 H; u

' `0 |$ w) J/ z: w& i% L
3 W* ]! O" u* F5 F9 D$ p
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

推荐内容上一条 /1 下一条

EDA365公众号

关于我们|手机版|EDA365电子论坛网 ( 粤ICP备18020198号-1 )

GMT+8, 2025-10-5 17:56 , Processed in 0.109375 second(s), 24 queries , Gzip On.

深圳市墨知创新科技有限公司

地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

快速回复 返回顶部 返回列表