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VHDL的STD_LOGIC的9中取值的意义?

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发表于 2015-10-21 15:18 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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大家都知道,VHDL的STD_LOGIC的9种取值:
3 j9 n+ O( V. u7 l" S9 ?‘U’  初始值 ; ‘X’ 不定  ; ‘0’ 0 ; ‘1’ 1; ‘Z’ 高阻; ‘W’ 弱信号不定; ‘L’ 弱信号0; ‘H’弱信号1;‘-’不可能的情况,分别在哪些情况下对应使用?9 ^- G4 M1 D$ v; A

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