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发表于 2015-9-13 16:53 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 zgyzgy 于 2015-9-13 21:16 编辑
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DATE: 09-4-2015    HOTFIX VERSION: 0572 j7 z+ d% ]$ i
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CCRID   PRODUCT        PRODUCTLEVEL2   TITLE
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1249604 PCB_LIBRARIAN  LIBUTIL          Libexp  verify runs both con2con and  hlibftb" |4 M& \: \4 e" z2 R
1417327 concept_HDL    PDF              Omit mechanical page while printing PDF/ o; l4 f+ V$ Q/ |% x+ i
1440484 CONSTRAINT_MGR CONCEPT_HDL      existing pcb diff pair name is changed by netrev+ d! [% e2 F# R, g' A$ `2 e
1441086 PCB_LIBRARIAN  OTHER            Cannot delete pin & added pins change after save/ j3 C, P) J! X! S+ \
1448066 SIP_LAYOUT     TECHFILE         Using a script to export technology file from Constraint Manager crashes SIP_LAYOUT! i8 r) V& H0 _- Y5 Z, E( c: }
1452431 CONCEPT_HDL    CORE             Obsolete $PNN is remained in a dcf file and Attributes dialog
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6 {: b3 M. U0 x  [* I: q1454730 CONCEPT_HDL    CORE             Zoom/Pan Disrupts move and copy! d. e4 P  A$ c0 [9 C' X5 _- ]3 Q
1457713 ASI_SI         GUI              Setting Sigrity_EDA_DIR for Sigrity 2015 /orcad ERC" }* q; e5 ?" G
1458439 F2B            PACKAGERXL       The Packager pstprop.dat file reports false conflicts in net properties9 u2 l! ?1 Z/ g. `5 H( A
1458461 F2B            PACKAGERXL       The pstprop.date file "Conflicts on Net Synonyms" are NOT reported as errors. B/ o/ E0 }% a( o: M# S$ k
1459153 SIP_LAYOUT     OTHER            Mirrored components with pads on diestack layers (above top/below bottom) display on right layer but aren't selectable.( a4 U2 x( J, k1 u* P; r' ^
1461553 CONCEPT_HDL    EDIF300          edif300ui writer crashes on ADW design
& ~, }9 u/ g, r( j& I' q: }$ I1462254 ASI_SI         SPDIF            Ball properties are not translated to XtractIM using SPDIF6 h' c7 u- r) ]" r7 m) D0 f* C
1462441 CONCEPT_HDL    OTHER            Pin text alignment and overlap with symbol boundary issues on symbol rotate4 c1 w  J+ g* {
1463333 ALLEGRO_EDITOR INTERFACES       PDF created using Export > PDF shold not zoom to Page fit when selecting another layer
3 w1 \$ r  b$ z% ~5 c1463358 ALLEGRO_EDITOR INTERFACES       Color assigned to pin not passed to PDF1 Z& c7 r, e( g% D' t" f
1463648 CONCEPT_HDL    CORE             Need ability to block the uprev of a design
' {) ~5 ]# F$ B  r9 e1463839 APD            OTHER            Changing DIE property to another layer does not change its masking layer
. B& d& k" a, E1464380 APD            OTHER            Why pad at wrong layer when we place SIP 16.6 but 16.5 is correct.
* I0 J% C* X% i  v% e4 y2 t1464660 CONCEPT_HDL    CORE             Problems with "save hiarachy"
; e; d7 z' \& I" e2 W1464771 SIG_INTEGRITY  OTHER            PCB SI crashes when extracting differential pair topology from Constraint Manager& R/ n% _: u. e6 A; Q# y% c
1464909 APD            WIREBOND         Bondfinger drifting off of the WB guideline
% p" v# D/ g/ u( p7 m1465273 SIP_LAYOUT     STREAM_IF        Streamout with mirror makes die symbols not located at where they should be in gds5 r: o# N; q$ o# q" [0 n. L# R, r
1465457 CONSTRAINT_MGR CONCEPT_HDL      Layer characteristics from a lower-level block are merged with the higher-level
" d  p! d9 w3 Y  V% e9 {1465541 CONCEPT_HDL    CORE             CM_VALIDATION_ON_SAVE is crashing DEHDL on startup; _& q3 \0 v# N, o1 J* U: P9 k7 m
1465543 F2B            PACKAGERXL       USE_PACKAGED_NAMES is crashing Export Physical
6 t3 {9 t  x8 C: r' M1465911 CONCEPT_HDL    OTHER            Question about checks made in HDL while creating BOM
+ ]: q3 `  q1 G$ P  x4 m6 h1465916 F2B            DESIGNVARI       Issues with variant management in ISR 055 #1 - Must save variant in Variant Editor to add info to CPM+ Q8 x0 l" I( P2 ?& ^8 X7 m4 _0 I
1466230 CONSTRAINT_MGR UI_FORMS         The Clear option is missing from the Reference Electrical CSet field in all workbooks) |; v/ C  c' W/ b' W- E
1466404 CONSTRAINT_MGR ECS_APPLY        ECSet mapping using tags not working" k, |8 w5 j4 Z) T% ?/ J
1466492 ALLEGRO_EDITOR EDIT_ETCH        PCB Editor crashes when using the Add Connect command
& `- F% I6 T. z1467156 F2B            DESIGNVARI       Out of sync endless loop* N. f! @' Y+ p
1469062 ALLEGRO_EDITOR EDIT_ETCH        Crash while performing neck mode for Diffpair
( T6 {+ k$ {6 i1 W( G5 x& d1469081 ALLEGRO_EDITOR ARTWORK          Short in Gerber Data due to wrong cut out around via/ k* g% B) T" Z9 E
1469713 TDA            CORE             Updating project with non-existing variant crashes TDO- E# O+ K3 Q0 e

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http://pan.baidu.com/s/1qW3jhoC3 X# d2 k2 O$ l8 Z) T$ R; H- w  r

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该用户从未签到

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发表于 2015-9-13 19:47 | 只看该作者
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3#
发表于 2015-9-13 20:42 | 只看该作者
还没上传好

点评

久等了,网速慢呀!  详情 回复 发表于 2015-9-13 21:16

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4#
 楼主| 发表于 2015-9-13 21:16 | 只看该作者
xfire 发表于 2015-9-13 20:42- k& |$ W/ n: D* Y; h  S$ {
还没上传好
+ v6 S  w9 B2 k6 E
久等了,网速慢呀!
: h, _9 j2 z3 \. e% s0 ?

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5#
发表于 2015-9-13 21:43 | 只看该作者
又有更新啦) Q' p3 ^+ V; a  g" ?

该用户从未签到

6#
发表于 2015-9-13 22:37 | 只看该作者
这更新真快呀,不过都没真没大变化

该用户从未签到

8#
发表于 2015-9-14 07:51 | 只看该作者
谢谢分享!   

该用户从未签到

9#
发表于 2015-9-14 08:12 | 只看该作者
谢谢分享!   
  • TA的每日心情
    擦汗
    2019-12-12 15:00
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    [LV.3]偶尔看看II

    10#
    发表于 2015-9-15 08:53 | 只看该作者
    真是太感謝大大的分享了..
    # U7 _! [$ W/ p. C# y! K; V7 i每次才更新補丁不久,% z" \" l+ i7 i
    新的補丁就到了...
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    11#
    发表于 2015-9-15 15:34 | 只看该作者
    楼主速度很快呀!

    该用户从未签到

    12#
    发表于 2015-9-15 19:19 | 只看该作者
    基本上2周一更新,北京时间周六早上发布

    该用户从未签到

    13#
    发表于 2015-9-18 10:35 | 只看该作者
    安装更新也是一种乐趣……
  • TA的每日心情
    擦汗
    2024-10-28 15:46
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    [LV.8]以坛为家I

    15#
    发表于 2015-9-18 23:39 | 只看该作者
    多谢楼主分享~~
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