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EDA365电子论坛网»电子社区 › EDA工具&PCB设计 › Cadence Allegro论坛 › Allegro设置BGA区域规则的疑惑
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Allegro设置BGA区域规则的疑惑

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wyb546024278

该用户从未签到
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1#
发表于 2015-9-6 23:01 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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allegro设置BGA区域规则时,设置了各层的shape到via的距离分别为TOP/BOTTOM为6MIL;L3/L4为3.5MIL,REGON的层属性是ALL,为什么实际铺铜后,所有层都按照3.5mil间距铺铜呢?% x: N4 y! e' X" D& c

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dzkcool
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    [LV.8]以坛为家I
    2#
    发表于 2015-9-7 08:41 | 只看该作者
    是不是铜箔参数中的避让设置是3.5mil？建议上传文件，以便准确定位问题。

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    redeveryday

    该用户从未签到
    3#
    发表于 2015-9-8 11:22 | 只看该作者
    一般有两种可能：# K% {% Y* M% a
    1是如下图，红圈里面是否把你设置好的BGA规则给吃进来
    % A( m) t+ K6 O7 y0 _6 i' ~2是打开PCB中甚至的BGA区域，用属性的方式show一下你这个区域规则是不是用你所设置的region name.
    # i8 ]& u# z( F" J8 p
    0 k$ X4 X( `- z% d% U1 ]# B3 M

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    q270350800

    该用户从未签到
    4#
    发表于 2015-9-10 09:04 | 只看该作者
    应该是区域规则

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