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EDA365电子论坛网»电子社区 › 研发技术版块 › 信号完整性SI/PI仿真 › DDR3基础及设计中的SI和时序问题
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楼主: 龙凤呈祥
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[Cadence Sigrity] DDR3基础及设计中的SI和时序问题

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JJ_CHIN

该用户从未签到
260#
发表于 2019-2-18 09:32 | 只看该作者
感謝分享0 M( i% k# p; F! A+ g
非常需要
4 n4 S% H( K& G- z9 M% d2 y

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jiechair2
  • TA的每日心情
    慵懒
    2020-6-3 15:57

    • 签到天数: 1 天

    [LV.1]初来乍到
    263#
    发表于 2019-2-20 16:06 | 只看该作者
    胜多负少发送到
    ( |! j+ k! D6 ]' {5 C

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    qi2017

    该用户从未签到
    265#
    发表于 2019-2-25 12:33 | 只看该作者
    ) ?. A$ B* @5 ]6 d: ^

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    anfe09

    该用户从未签到
    266#
    发表于 2019-2-25 17:06 | 只看该作者
    顶，看看，谢谢

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    东星耀阳孟

    该用户从未签到
    269#
    发表于 2019-3-2 11:06 | 只看该作者
    正在頭痛DDR3走線的問題，謝謝大大的分享

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    benjaminligood

    该用户从未签到
    270#
    发表于 2019-4-10 15:09 | 只看该作者
    1111111111

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