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[Cadence Sigrity] DDR3基础及设计中的SI和时序问题

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发表于 2015-8-5 15:50 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 紫菁 于 2017-9-15 15:45 编辑 / l: B! @+ P1 X& D/ ]

! w0 {, {/ t1 X2 y: w9 _DDR3基础及设计中的SI和时序问题,资料分享给大家,见附件。  l5 N7 p/ y' ]7 P. i$ h+ H1 T
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    2021-3-19 15:05

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    发表于 2018-4-7 12:00 | 只看该作者
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    DDR3基础及设计中的S

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    [LV.6]常住居民II

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    发表于 2018-4-7 12:00 | 只看该作者
    DDR3基础及设计中的SI和时序问题 [[url=]修改[/url]]                       
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     楼主| 发表于 2016-3-17 08:17 | 只看该作者
    Projectaker 发表于 2016-3-15 11:40. y) P0 l% F% R2 N+ o" S1 k
    楼主,能否在分享同时,把分享的内容给大家说稍微详细点的哦。以便目标性较强。理解~

    ) R& }% f- L* |, c好建议
    , ~, [% M/ w; d! `

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     楼主| 发表于 2015-8-6 16:17 | 只看该作者
    nishiyufrank 发表于 2015-8-6 11:10' Q6 g! d: n3 C; i) A
    谢谢!
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    & S6 O" \4 \! L$ Q8 L1 c/ j

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    9#
    发表于 2015-8-12 19:17 | 只看该作者
    下载了,多谢分享

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    10#
    发表于 2015-8-19 15:55 | 只看该作者
    学习下,谢谢

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    14#
    发表于 2015-12-10 21:17 | 只看该作者
    谢谢分享,下来看看

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    15#
    发表于 2015-12-15 16:36 | 只看该作者
    谢谢分享资料

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    18#
    发表于 2016-2-17 14:28 | 只看该作者
    正在頭痛DDR3走線的問題,謝謝大大的分享
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