cadence第五期培训感悟

菜鸟001

报了几次名终于被选上了，早早的背着电脑就赶过去了。在这之前自己也自学了一段时间，发现进度很慢，遇到问题要好久才能解答。
! t& M, W6 |& w' }* `提前几天都开始研究杜老师发的例子，从原理图到PCB板。

: B/ ^/ L) _% U7 u经过杜老师一下午的讲解，此前心中的一些疑惑得到了很好的解答。
下面是我上课及的老师的PPT：

1.        DM8168数字媒体

2.        支持HD to HD 双32位DDR3-1600  两个千兆以太网

3.        DDR模块设计  静态SRAM QDR SRAM

动态DRAM   DDR3 SRAM

4.        DDR3 数据线不需要终端匹配，地址线需要终端匹配   内核电压1.5V

读写平衡，时钟线和其他线的差别      

布线基本要求：特征阻抗：单线50欧、差分100欧 注意保持阻抗连续，内外层相差不超过0.5欧

    数据线同组同层，优先以地平面为参考，中间不能掺杂其他任何信号

     信号线少换层，尤其是数据线、时钟线不超过2个过孔，所有信号间距至少满足3W原则

     Vref电源走线线宽推荐不少于20mil，与同层其他信号层最好20mil以上

     所有DDR洗好距离相应参考平面至少30-40mil

n  等长要求（推荐以layoutGuide为准、以仿真结果为准）

n  数据线以DQS为基准等长，地址线、控制线、时钟线以时钟为基准等长。

n  布线等长要求  数据线最大要超过2500mil  组内误差 +/-10mil

n  地址线误差范围控制在+/-50mil

n  差分线误差+/-3mil

5.        地址线采用Fly-By，分支的过孔到管脚长度尽量短，长度在150mil左右。

6.        上拉匹配电阻放在最后一个DRAM末端，与DRAM走线长度不超过500mil 上拉的VTT电源与芯片相同

7.        DDR2总线拓扑T型，DDR3拓扑Fly-By

8.        DDR3 时钟与数据的误差  看芯片手册为准

9.        过孔单边最小4mil   

电源：

1.        电源PCB设计考虑一下问题

n  载流能力

n  电源通道

n  滤波

2.        影响载流能力的几个关键因素

n  线宽

n  铜厚  不要超过3Hzo

n  温升，导线产生的温度对系统的影响

n  层面：外层比内层通过的载流能力要大

3.        布局基本要求

n  确定本模块在PCB板上的位置;是一个强烈的EMI辐射源！远离时钟，接口等敏感器件

n  核心元件，输入整流、滤波、开关管、控制电路、输出滤波

n  开关管:布局紧凑

n  输入滤波：紧靠开关管，确保做到先到滤波在进入开管管

n  控制电路的采样电路：采样电阻放在输出滤波与比较电路的中间；布局时保证采样电路尽量的靠近芯片管脚

4.        布局顺序

n  开关管部分尽量粗短，一般用覆铜实现

n  控制电路的采样：模拟信号，采样点在输出滤波之后，如果有电路采样和电压采样，布成差分线的紧耦合形式，采样尽量短，减少受干扰的空间。

n  开关电源下方不要走其他信号线。

5.        DVI接口

n  特性阻抗：单线50  差分 100，优先以地平面为参考

n  参考层被改变，50mil范围内需要有回流过地孔

n  四对差分线对内长度误差小于5mil

n  机壳地与任何信号间距大于80mil

6.        USB设计

n  特性阻抗：90

n  与其他信号线间距大于20mil

n  5V电源电流约为500MA，线宽大于30mil

n  机壳地应与任何信号间距大于80mil通过高压电容或磁珠和板内数字地相连

n  RJ45设计要求

Ø  变压器靠近RJ45

Ø  变压器下面挖空，不走任何线

Ø  差分线内长度误差小于5mil对间误差小于20mil

Ø  四对差分线间距大于20mil

7.        SD卡

n  所有信号线以时钟为基准+/-300mil

Davis_yx

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