求助：via的soldermask_Top层与 Top布线层相连，可以吗？

xingnaipeng

via的soldermask_Top层与 Top布线层相连，
+ F* V$ l6 T: h- rvia的soldermask_Top层与viasoldermask_Top相连接了
上面的两种情况，在做出PCB板后，有问题没有？
如图。
5 g" I9 M+ |4 T2 G! N4 a( W6 `
图中绿色B为via的soldermask_Top层
红色为Etch的Top层，蓝色为Botton层。

; M. b, v9 V  P& \% j0 ]' e! @A处相接了，两个焊盘会短路么？
+ L5 T; ^3 {0 Y' |C处相接了，焊盘与TXA_2的导线会非法相连么？
3 ^, ~! `% d+ n+ w

5 ~3 M2 ?; N) l) o4 \5 `) Q8 k

0 D% p0 s! M, J7 \- \+ P

仁爱

你阻焊开那么大干嘛

xingnaipeng

仁爱 发表于 2015-7-24 14:43
8 H, q) h2 {# d7 p! K/ t你阻焊开那么大干嘛

7 b0 p1 n; `( k8 ^+ ]. E# `4 L! ~这个是默认的过孔。一般用哪个过孔？
' p/ R+ D" {. j* F+ h1 X

7shmily

那个是绿油啊，，没关系的不会短路

zhydahai

你这两个孔打这么近问题不在于会不会短路，而是两个不同网络的过孔孔壁小于20就容易发生离子迁移，那样就真的短路了

xingnaipeng

zhydahai 发表于 2015-7-24 16:09
. j: B* ]3 j  [+ ^- r, I3 d你这两个孔打这么近问题不在于会不会短路，而是两个不同网络的过孔孔壁小于20就容易发生离子迁移，那样就真 ...

如果自动布线的话，有没有规则可以设置，避免这样的问题
% }3 L3 Y% S! D1 L

zhydahai

xingnaipeng 发表于 2015-7-24 16:25
# {  k- }" |  H, |如果自动布线的话，有没有规则可以设置，避免这样的问题

9 g, R/ Z2 r9 _( W你用allegro？当然是有规则可以控制它的，看一下hole to hole的设置

* G4 |( i7 W* D/ d. o; F

zhydahai

xingnaipeng 发表于 2015-7-24 16:25
如果自动布线的话，有没有规则可以设置，避免这样的问题

呃(⊙o⊙)…话说，你为什么要自动布线呢？？
' l) [+ L# W, Y; T# X如果自动布线能把一块板子做好，那么中国这么多做layout的不是都要失业了？
- _' f& w, T, C- A  l7 Aallegro虽然强大，并不代表它什么都能做好的

woaidashui

via一般不要开solder了，我们一般还会做油墨塞孔。你这个solder层太大了。

xingnaipeng

woaidashui 发表于 2015-7-25 13:56
via一般不要开solder了，我们一般还会做油墨塞孔。你这个solder层太大了。

/ z- @' d5 ?1 c新手问这个怎么设置啊。

woaidashui

xingnaipeng 发表于 2015-7-25 15:33
9 u, Z0 S: `6 F5 w+ _新手问这个怎么设置啊。

pad designer打开这个via，只保留TOP，solder&paste都不要改为null

woaidashui

woaidashui 发表于 2015-7-25 19:29
4 p/ H1 H8 {  i: cpad designer打开这个via，只保留TOP，solder&paste都不要改为null

只保留begin layer&defult internal&end layer和Dill，其余全部删掉改成null

marginalzone

AB不会短路，AC有可能短路，但不是因为soldermask的原因，而是离走线近了做板时腐蚀不好。

胡溪

这样容易短路吧