求助：via的soldermask_Top层与 Top布线层相连，可以吗？

xingnaipeng · 发表于 2015-7-24 14:38

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via的soldermask_Top层与 Top布线层相连，
via的soldermask_Top层与viasoldermask_Top相连接了
上面的两种情况，在做出PCB板后，有问题没有？
如图。

图中绿色B为via的soldermask_Top层
红色为Etch的Top层，蓝色为Botton层。

A处相接了，两个焊盘会短路么？
C处相接了，焊盘与TXA_2的导线会非法相连么？

仁爱 · 发表于 2015-7-24 14:43

你阻焊开那么大干嘛

xingnaipeng · 发表于 2015-7-24 14:53

仁爱发表于 2015-7-24 14:431 t; f0 x L0 p$ c. B/ e1 w. P4 L
你阻焊开那么大干嘛

这个是默认的过孔。一般用哪个过孔？

7shmily · 发表于 2015-7-24 15:53

那个是绿油啊，，没关系的不会短路

zhydahai · 发表于 2015-7-24 16:09

你这两个孔打这么近问题不在于会不会短路，而是两个不同网络的过孔孔壁小于20就容易发生离子迁移，那样就真的短路了

xingnaipeng · 发表于 2015-7-24 16:25

zhydahai 发表于 2015-7-24 16:098 \! ]; {* _$ i9 k
你这两个孔打这么近问题不在于会不会短路，而是两个不同网络的过孔孔壁小于20就容易发生离子迁移，那样就真 ...

如果自动布线的话，有没有规则可以设置，避免这样的问题

zhydahai · 发表于 2015-7-24 18:01

xingnaipeng 发表于 2015-7-24 16:25
, S9 `" y( k- B: r$ U6 N8 p( T如果自动布线的话，有没有规则可以设置，避免这样的问题

你用allegro？当然是有规则可以控制它的，看一下hole to hole的设置

zhydahai · 发表于 2015-7-24 18:03

xingnaipeng 发表于 2015-7-24 16:25
' @: {# K7 P- R2 }0 Q4 q* m如果自动布线的话，有没有规则可以设置，避免这样的问题

呃(⊙o⊙)…话说，你为什么要自动布线呢？？
如果自动布线能把一块板子做好，那么中国这么多做layout的不是都要失业了？
allegro虽然强大，并不代表它什么都能做好的

woaidashui · 发表于 2015-7-25 13:56

via一般不要开solder了，我们一般还会做油墨塞孔。你这个solder层太大了。

xingnaipeng · 发表于 2015-7-25 15:33

woaidashui 发表于 2015-7-25 13:56# V) Z0 o, z) D3 I+ _9 i, v% @6 o
via一般不要开solder了，我们一般还会做油墨塞孔。你这个solder层太大了。

新手问这个怎么设置啊。

woaidashui · 发表于 2015-7-25 19:29

xingnaipeng 发表于 2015-7-25 15:33. s1 v$ n8 a; r8 E& _
新手问这个怎么设置啊。

pad designer打开这个via，只保留TOP，solder&paste都不要改为null

woaidashui · 发表于 2015-7-25 19:33

woaidashui 发表于 2015-7-25 19:29* v, K8 i4 w6 i4 f, G% l. S9 O
pad designer打开这个via，只保留TOP，solder&paste都不要改为null

只保留begin layer&defult internal&end layer和Dill，其余全部删掉改成null

marginalzone · 发表于 2015-7-30 00:37

AB不会短路，AC有可能短路，但不是因为soldermask的原因，而是离走线近了做板时腐蚀不好。

胡溪 · 发表于 2015-7-31 10:47

这样容易短路吧

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