本帖最后由 criterion 于 2016-1-14 14:34 编辑 ( T* a! j- ]3 S& o5 U
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+ Q u, T1 J" p. [$ x4 S! H" v' G一、 RF布局& l& A( C: P* A8 `+ E1 ~
1、发射电路（TX）与接收电路（RX）隔离开来。
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这主要是避免Tx干扰Rx 不过因为PCB板子空间有限 如果是TDD系统 亦即分时多任务 Tx跟Rx是不会同时运作的 那么Tx跟Rx可以靠近一点没关系 1 y& t% w" \ h, ^* A) q" f
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2、发射端匹配电路靠近主芯片一端，接收端匹配电路靠近LAN端或FEM一端。
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假设整个BlockDiagram如下 : * A" V2 }" X8 c9 m
* @5 |* Z% w# T2 FTx Matching要靠近FEM,Rx Matching要靠近Transceiver 而且要靠近阻抗不连续之处放 1 K# `- L& W5 P1 `( x+ @
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原因是转弯处会因阻抗不连续(不论圆弧转弯或45度转弯) 导致阻抗偏移 所以你要靠Matching再把阻抗调回来 简单讲 要越靠近Load端放置
9 U7 I+ N, {# l7 }* {2 q M- D ?但这是在走线不是很长的情况下 如果走线很长 那匹配电路 不可放中间
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0 D2 `& W- z$ `/ }4 J原因是因为 走线一长 阻抗就容易偏掉 走越长偏越多 所以Long Trace1偏掉的阻抗 Matching不见得调的回来 再者 就算Long Trace1没有使阻抗偏离50奥姆太远 但可能会因为其寄生电感(走线造成) 跟寄生电容(走线跟两旁GND, 以及下方GND造成) 以至于Matching调不太动 怎么调都很难回到50奥姆
% Y7 y9 q; K* n. s* {3 P就算Matching有把阻抗调回来50奥姆 但最后又会因为Long Trace2 使得最后进入FEM的阻抗又偏离50奥姆 那Matching不是白搞??
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% @5 b. K8 g; Q8 i所以走线长的话 要放两组匹配
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一开始出来就要先放一组Matching 1 确保Transceiver输出调到50奥姆 而Long Trace导致的阻抗偏离 最后再靠Matching 2调回来 当然 如上述 Long Trace导致的阻抗偏离 以及其寄生电感电容 Matching 2不见得能调回来 但能救多少是多少 如果嫌两组pi型组件太多 至少也要两个L型 当然 走线最好还是不要太长
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6、滤波器输入，输出隔离原则：如果射频信号线不得不从滤波器的输入端绕回输出端，那么，这可能会严重损害滤波器的带通特性。 1 n- r5 K$ r/ @: ?( z
以SAW Filter为例 输入与输出的电感组件，不宜平行摆放过近， 0 u' \* u$ w1 w4 V x6 e
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7 o5 j' ~+ z# ?, x) S- N, o% {否则会因互感而影响Out-of-band噪声的抑制能力， 若真的因为Layout空间限制，不得已需靠近，至少要正交摆放，才能使互感量降到最低。
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' Q* s: p+ _7 V再者 SAW Filter目的是砍Outband Noise 亦即Input讯号 是含有Outband Noise的 如果走线过近 那么input走在线的Outband Noise 会耦合到Output走线 那就失去SAW Filter的用处了 - c" }+ Q0 d c2 A. d) l
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另外 在铺铜时 其GND Pad要跟表层GND隔开 切记不可共地 - Y3 V5 P1 c. s+ t
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; q# O6 A3 W5 N8 M/ \% F/ a5 \不然其Outband Noise 会透过共地 去干扰到输出讯号 亦即砍Outband Noise的效果 会大打折扣 1 Q2 u9 o" H$ A5 z" E. ?; B
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另外 输入跟输出的落地组件 不管电感电容 也不可共地 因为Outband Noise会透过共地 窜到输出讯号 亦即砍Outband Noise的效果 会大打折扣
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二、 RF布线2
" Z% y n+ L' A2 Y/ Z& n4 Z3 Z1、将RF线布置在表层上，阻抗控制50 Ohm。将RF路径上的过孔尺寸减到最小。 ' U# N4 ^' @+ v1 g; [! y
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寄生电容公式如下 : 1 D! o! n8 Q% H
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D1是Pad半径，D2是Anti-pad半径。影响寄生电容的主要参数为Pad半径。 若将所有变量固定，只探讨D1与Cvia的关系，可得出下面曲线 : & P5 O3 H$ ^5 v( N7 w8 h& L' j
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' p# L% y" @% ^% t( w" \; N9 U由上图可知，Pad半径越大，其寄生电容越严重。 ' U9 Y. J8 B0 D f" V1 ?; d8 l
而寄生电感，其公式如下 :
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2 n0 J0 Z: x* F4 `h是Via长度，由上式我们发现寄生电感也与Pad半径有关， 半径越小，其寄生电感越大，但影响不大。影响寄生电感的主要参数为Via长度，h越大，其寄生电感越严重。 & k4 X! g$ X: U# i& k5 _
所以由以上可知 Pad半径越小 可有效减少寄生电容 而寄生电感只有极轻微地增加一点点 这是过孔尺寸减小的好处 9 C$ |' ^& A- {
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2 @+ n# l1 N7 X- |& t: o5 N9 d但是 过孔尺寸减小 也意味着你这走线在换层时 线宽会变细 这会使得Insertion Loss变大 这是过孔尺寸减小的坏处
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3 }* j" j# y: b3 R0 X# e. {对RF讯号而言 一般对于过孔尺寸 并无太严格的要求 若真要两害相权取一轻 那宁可过孔尺寸大些 因为寄生效应导致的阻抗偏移 可以靠匹配调回来 但Insertion Loss变大 这怎么调都调不回来 早在PCB洗出来时就注定了
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2、射频信号线拐角走弧线。 ( D X/ R/ _1 g" [9 B
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凡转弯是一定会阻抗不连续 弧线是可以把该损害降到最低 不过其实对RF走线 也并无太过严苛的要求 一般45度就可以了
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( O4 J3 n# H M* [. F3、所有电源先经过滤波电容再到管脚，每个滤波电容都要有接地过孔。
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这是为了把Noise导到GND 确保流入管脚的电源是干净的
5 m; r- _6 _9 q- X/ T3 A4 v但是要注意 摆放位置一定要极靠近管脚 否则外来Noise 会直接窜入管脚 ! `- x8 l$ v+ o- b2 i
还有 该落地电容 必须独立的GND 直接打Via连到Main GND 不可跟表层共地
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9 X0 k3 ^! G/ i! c& g- f* O) t两个用意 一个是怕Noise透过共地 去污染其他电源走线或IC 另一个用意是 如果共地 这样会使得Noise的Return Path拉长 亦即其Loop area加大 那么EMI辐射干扰也会变大 7 K) W! u& F: \1 x; J3 s
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6、敏感信号线，功率检测信号（TSSI）包地处理。 3 X" ]8 F$ P3 j4 m+ P! {4 Z# a7 R" o
0 R3 H/ m4 H) `$ t以RF组件来讲 一般会特别包地的有
# u& ~. o$ T ]0 l- k1. RF讯号走线(包含TSSI, PDET, FBRX, CPL走线) 2. 控制讯号走线 3. I/Q讯号走线 4. XTAL讯号走线
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7、控制线尽快走内层，防止走表层时能量向外辐射。
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走表层时 尤其不可走板边 由下图可知，不管是表层走线，或内层走线，其电场本来就会往外辐射， 因此内层走线除了可获得良好的屏蔽效果外，同时也会因上下两层的GND吸附其往外辐射的电场，使其辐射干扰大大降低。 而表层走线则是一部分的辐射电场，会被其下层的GND吸附，另一部分则直接辐射出去，故产生的辐射干扰会比内层走线大。
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而倘若表层走线，直接走在PCB边缘，会因下层GND吸附的电场极其有限， 导致其电场几乎都辐射向外，以至于产生的辐射干扰大为增加， 该现象称之为EDGE Effect，或称为Fringing Effect，如下图: 8 |+ [: \; o- P+ ^# i9 ]& ?# j; u
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3 \: ~# T; g( d5 C, K2 T( W& h所以 如果是Tx/高速数字讯号/电源走线 走板边会产生辐射干扰 ! f) j, I X( {' g
因此走线与PCB边缘的距离，至少需为20倍的板厚，该法则称之为20H Rule。
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8 P Z( M7 t. W* U6 R若采用20H Rule，可抑制将近70%的辐射电场。
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8、多路PA供电采用星型网络拓扑结构，独立的引线在引脚之间提供了空间上的隔离， # r Q4 w& D; p, R8 u+ c- B3 K
有利于减小它们之间的耦合。另外，每条引线还具有一定的寄生电感，它有助于滤除电源线上的高频噪声。 * J) ?: {6 Q- a
星状走线 最重要是分支点位置
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7 t1 _ g2 K1 f L. P9 e3 u道不同 一开始就要不相为谋 不要最后一刻才来分道扬镳 如果一开始就分支 就算Pin1有Noise 也不会流到Pin2跟Pin3 而且分支点到Pin的引线 刚好可以利用其寄生电感 充当RF Choke # R$ W% q3 d& k& s
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