铺铜问题~求助

Aiby2015

* F2 |/ I9 f7 W( O7 N/ z% A8 Y. ?为什么会有这样的错误（是动态铜了）？下面是drc
https://www.eda365.com/forum.php? ... mp;extra=#pid911826


2 {. L8 Q7 a/ I' q
8 A: {& y' a) ^! i2 U# w
LISTING: 1 element(s)
: t& b* H  U* \: \- A2 j8 i# T3 N5 D
+ N2 R% v- X0 R           < DRC ERROR >
& M* W: h6 R' G
  Class:           DRC ERROR CLASS
5 F5 ^9 i5 j' o  Subclass:        TOP
  Origin xy:       (2096.00 2275.00)
/ E! o& `' x4 i, j% p& w  Constraint:      Line to Shape Spacing
  Constraint Set:  DEFAULT
  Constraint Type: NET SPACING CONSTRAINTS
, [" I& u, U& @: s( v2 {
- a1 j) ^$ l8 g! I' J* B  Constraint value: 10 MIL
$ C& B7 `6 l5 ^& G3 D1 ~  Actual value:     0 MIL
' S0 T1 s) j- m" G$ z. k* q
0 w2 L( k) M; ?9 j# U6 x. X$ E  - - - - - - - - - - - - - - - - - - - -
3 p+ e4 V7 Y/ Q! ]! q0 b; A+ ~  Element type:    SHAPE
  Class:           ETCH
+ z0 h6 |& O) {  Subclass:        TOP
  F. `4 F& p7 ^1 Y/ T) u. `& o
! D( h5 M! N5 R! \  On a Dummy Net

7 Z- t# K" m/ n- Z6 ~& H  - - - - - - - - - - - - - - - - - - - -
  Element type:    HORIZONTAL LINE SEGMENT
) ]9 ?4 F6 V/ v! e, h  Class:           ETCH
  Subclass:        TOP

, `  o+ v: l" Y% ?$ d) J2 m  part of a connect line
& U- c* Q8 {' V0 H; g# W" _, w  Part of net name: TXD

segment:xy (2096.00 2275.00) xy (2203.00 2275.00) width (10.00)
# |' E# M  C. N1 ^  p# J

3dworld

dzkcool 发表于 2015-6-16 13:20
你这跟楼主不是同一回事啊，确定走线的网络跟管脚是同一个吗？

$ Q8 y. |. w% t& Z6 i$ |谢谢杜老师提示，网络跟管脚不是同一个。我走线的时候，忘记勾选find内的pin选项了。
应该是在top层走了一段连接线，所以报错。
! m) v+ B) U! ^5 e) ?$ G; }勾选上pin选项，就没有错了，问题解决。

; q: g- \3 R/ T

3dworld

Aiby2015 发表于 2015-6-16 10:38
" ]! U9 {4 C$ u3 p可以了吗？

( h1 i- R% p* z  i没有解决。
我的是在top 层出现的Line to SMD Pin Spacing 的DRC error
应该是我哪里弄错了。



( ~8 F: R0 ?' ~+ Q# r: c" z* q1 m: R

kinglangji

% F& ~6 O, O$ s7 X) n: }

Aiby2015 发表于 2015-6-10 11:06
allegro新手学习记录贴 https://www.eda365.com/thread-108839-1-1.html (出处: EDA365电子工程师网站)

。。。。。。。貌似这样好像不出drc。。

Aiby2015

allegro新手学习记录贴 https://www.eda365.com/thread-108839-1-1.html (出处: EDA365电子工程师网站)

Aiby2015

好 我试试看

Aiby2015

kinglangji 发表于 2015-6-10 11:19
。。。。。。。貌似这样好像不出drc。。

然而并没有什么*用~~~
4 N  [9 U, X) K, Z

Aiby2015

3dworld

我遇到了类似的问题，查看的约束管理器，觉得里面设置是对的。
! X! Y3 U) {. P7 I同求答案。

dzkcool

不行就上传文件

Aiby2015

dzkcool 发表于 2015-6-15 13:23
4 G  k! }2 J9 O, f9 F; l, a: \不行就上传文件

3 \. c/ P8 z4 L. k3 }好了

Aiby2015

- \, u8 c" P  _我犯了低级错误，负片敷铜！
/ y  _- K, m* K6 p- g

Aiby2015

3dworld 发表于 2015-6-15 09:51
我遇到了类似的问题，查看的约束管理器，觉得里面设置是对的。
同求答案。

我的解决了 不知道您的是不是？
" z3 l! |4 }. n  s: K1 A6 u

Aiby2015

dzkcool 发表于 2015-6-15 13:23
' n' H4 Q6 U1 k不行就上传文件

& U) Z) h7 c5 K9 h$ N, O. {1 G感谢杜老师私下热心 指导
6 P" ~2 a  V' {+ a

sushouchai@sina

值得注意

3dworld

Aiby2015 发表于 2015-6-15 20:06
8 Q" U6 }2 q0 p# I  y我的解决了 不知道您的是不是？

我去试试看，
) W# `% E' _3 r* E& E1 k: R负片不能普通吗？
7 E: b* ?! i+ _8 q( F在创建铜皮的时候，不是通常给负片Power层指定网络吗？

dzkcool

3dworld 发表于 2015-6-16 09:37
* y' K2 F7 K- _8 e8 H我去试试看，
( N6 b/ v! I- Z6 Q负片不能普通吗？
& F) m, y6 i, L. u4 s8 F在创建铜皮的时候，不是通常给负片Power层指定网络吗？

6 r# l) |1 N% R6 @! P楼主是把表底层设置成了负片。
9 F3 O$ @3 Z6 X  T0 g