|
|
EDA365欢迎您登录！
您需要 登录 才可以下载或查看，没有帐号？注册
x
常见各类技术资料上，有些技术规范写道“无用的管脚不允许悬空状态，必须接上拉或下拉电阻以提供确定的工作状态”。4 v- Y* Q+ T! U; r- p
这个提法基本是对的，但也不全对。下面详细加以说明。
9 k H$ E' H& r" ^3 p c4 p" q) L% u3 R/ b. ^' Q' B
管脚上拉下拉电阻设计出发点有两个：
! \4 @, }7 M- V1 p一个是在正常工作或单一故障状态下，管脚均不应出现不定状态，如接头脱落后导致的管脚悬空；# S! u/ Q! A* `( t$ R( C
二是从功耗的角度考虑，就是在长时间的管脚等待状态下，管脚端口的电阻上不应消耗太多电流，尤其是对电池供电设备。
8 k4 J( B' R" y7 _/ L( b; b2 f- Z- G; @4 P5 W7 f
从抗扰的角度，信号端口优选上拉电阻。上拉电阻时，在待机状态下，源端输入常为高阻态，如果没有上拉电阻或下拉电阻，输入导线呈现天线效应，一旦管脚受到辐射干扰，管脚输入状态极容易被感应发生变化。所以，这个电阻是肯定要加的。下一个问题就是加上拉还是下拉。) m# B( X! \# E" _1 |$ [
如果加了下拉，在平常状态下，输入表现为低电平，但辐射干扰进来后，会通过下拉电阻泻放到地，就会发生从Low—High的一个跳变，产生误触发。相当于一个乞丐，你给了他10万元，他的生活方式就会从穷人到富人发生一个改变。
3 d6 C, r4 L9 F8 S但如果加了上拉电阻，在平常状态下，输入表现为高电平，辐射干扰进来后，如果低也没关系，上拉电阻会将输入端钳位在高电平，如果辐射干扰强，超过了Vcc的电平，导线上的高电平干扰会通过上拉电阻泻放到Vcc上去，无论怎样干扰，都只会发生High—Higher的变化，不会产生误触发。相当于人家本来是一个富豪，你给了他10万元，他的生活方式不会发生任何的改变。
3 B: X7 c) c: j9 l2 x% `8 Y 图1和图2是干扰状态下的电平示意图。图2中的低电平由VL变为VL+ΔV时，产生了从低电平到高电平的跳变，有可能使后级电路误动作的风险。7 M$ N i R& d8 ^2 {
下一个问题就是，确定了用上拉电阻后，是不是上拉电阻就可以随便选了呢？答案当然是“no”。（如图3）, h2 N1 W% A/ @! M9 O6 P+ Y1 Z( `5 d
![]()
! {9 E& Y+ y& z+ |. Z3 h+ V9 _! `9 e
5 d& W0 X* |6 j6 S 在前极输出高电平时，Vout输出电流，U为高电平。有两种情况：/ j% b' ]% X) y) N
$ H) ~% E2 }" L; e$ P2 P' e5 X* E( SA、当I0 >= I1 + I2
2 y$ y9 X6 Y6 l( C$ G 这种情况下，RL1和RL2两个负载不会通过R取电流，因此对R阻值大小要求不高，通常4.7 KΩ<R<20 KΩ即可。此时R的主要作用是增加信号可靠性，当Vout连线松动或脱落时，抑制电路产生鞭状天线效应吸收干扰。
4 {; I7 ` r$ B: V% NB、当I0 < I1 + I2
, W5 [& M0 {( E: h5 S; T I0 +I= I1 + I2+ M0 A( s7 n% q5 o
U=VCC-IR8 j1 k* K+ }( r3 t
U>=VHmin9 j& V+ `6 Y9 u% V( K
由以上三式计算得出，R<=(VCC- VHmin)/I/ H2 H+ p) g6 u$ ~
其中，I0、I1、I2都是可以从datasheet查到的，I就可以求出来，VHmin也是可以查到的。
% r0 T4 t: n& n" W: E( u& ` w6 Z; I V5 u7 ?# K+ j/ h
当前极Vout输出低电平时，各管脚均为灌电流，则：' E/ ~% a5 p# R* M; ?8 ]
I’= I1’ + I2’ +I0’
6 z, O1 ]/ h$ L5 g U’ =VCC-I’ R) ]0 \# E1 s5 p! d" C8 j }% S
U’ <=VLmax+ L J Y& t, d5 ^4 V9 X
以上三式可以得出：R>=(VCC- VLmax)/I’
* f k/ F {2 a2 i/ b" E. H( T* ~' f; e% z) F* [9 O
由以上二式计算出R的上限值和下限值，从中取一个较靠近中间状态的值即可。注意，如果负载的个数大小不定的话，要按照最坏的情况计算，上限值要按负载最多的时候计算，下限值要按负载最少的计算。
6 m' |8 B. L2 _2 X# g5 F) u
0 M0 \( q2 S* U2 y4 G, u* s5 u0 D8 N1 G 另一种选择方式是基于功耗的考虑。根据电路实际应用时，输出信号状态的频率或时间比选择。若信号Vout长期处于低电平，宜选择下拉电阻；若长期处于高电平，宜选择上拉电阻。为的是静态电流小。! j, b4 v. D2 b) i! p1 R3 a, d a
( f( |9 {) D# [5 a4 C$ y2 q
“设计永远是妥协与权衡的艺术”，至于最终选择那种方案，设计师的技术决策还是很重要的。电路设计的魅力也就在于此。妥协与权衡相信每一个研发工程师都是最为疼痛的选择，各位看到此也可以发表一下个人的意见，我们来探讨一下。 |
评分
-
查看全部评分
|
[复制链接]
/1 
发表于 2015-4-21 08:34
收藏
淘帖
支持！
反对！
发表于 2015-4-21 17:09
我觉得做电路，应该知其然，也要知其所以然；不能什么就是一句这是经验值；
