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[仿真讨论] DDR3仿真,基于A公司的SOC芯片仿真模型仿真出来的结果能否应用于B公司的SOC芯片

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1#
发表于 2015-4-20 13:54 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
向各位大神请教:
. L0 w! I: z$ g, |/ x+ s- g$ K: \$ V5 K1 m) U8 l9 u
假设A、B 两家公司的Cortex-A9 SOC都是兼容DDR3标准规范,PCB上用的同样地DDR3内存颗粒。用的都是同一个DDR3 memory IBIS 模型,由于A公司的IBIS模型可以获得而B公司的IBIS模型无法获取。
/ {3 T( I( J, F% G
; y6 o& Y8 v; e5 A# Q* N* h问:基于A公司的SOC IBIS模型仿真出来的约束规则能否直接应用于B公司的SOC的PCB 布局布线。换句话说,对于B公司的SOC仿真案例是否能直接拿A公司的IBIS模型来用,谢谢!# E% y6 R  T3 F2 u7 B. t

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 楼主| 发表于 2015-4-21 13:14 | 只看该作者
菩提老树 发表于 2015-4-21 12:47, ]5 k* N! j) X9 B. D; a6 K
如果单纯的讲模型的话,是不可以完全替代的,毕竟每一家的SIP设计是不一样的,这样参数就会有些差异

' K. H1 x# o' [, i* Q( _# K! X$ {解答的都是各大版主,真是受宠若惊,碉堡了
& a* A6 k4 s7 _. y/ w% V% H, O8 U  l/ ]) j2 L
我的出发点是,在B公司的SOC没有仿真模型的情况下,通过仿真A公司的SOC得到的布局布线约束规则应用于B公司的SOC布局布线。
* m" h/ f9 K4 C& h1 S/ @7 N2 f2 j6 E2 N# W7 g9 b/ k
例如A、B两家的SOC都是双核的CORTEX-A9,市场定位很接近。采用同一DDR3 SDRAM IC, DRAM 的拓扑布局一致的情况下,采用A公司的布局布线约束规则。
; N% B3 i- S: r! O9 ]) w6 a  ~. N
2 |! ]% G7 X3 g4 g5 K0 E小白莫怪,欢迎拍砖。  V6 G8 }* R' R' a' x% s

点评

说明各大版主平时工作都比较闲 DDR3总线要求满足相关标准,不同公司提供的IBIS基本上差异不大吧,否则就不准确,包括电压幅度\VI\VT曲线,这样说来,仿真结果可以参考,但时序上的分析可能就不一定了,一是封装  详情 回复 发表于 2015-4-21 16:22

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发表于 2015-4-21 16:22 | 只看该作者
xfire 发表于 2015-4-21 13:14
& H* I' E" b, G. F( F解答的都是各大版主,真是受宠若惊,碉堡了
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我的出发点是,在B公司的SOC没有仿真模型的情况下,通过仿 ...
) m0 ^. F& M5 T( D2 G9 H
说明各大版主平时工作都比较闲
' j2 }6 G* U% R7 B+ t
$ H' }5 X' ~6 p/ R; e! JDDR3总线要求满足相关标准,不同公司提供的IBIS基本上差异不大吧,否则就不准确,包括电压幅度\VI\VT曲线,这样说来,仿真结果可以参考,但时序上的分析可能就不一定了,一是封装形式是否一致的问题,二是时序余量严苛,些许差异可能导致不同的设计指导意见。
7 b/ e. h% B+ X+ h0 ~

点评

cool  详情 回复 发表于 2015-4-21 17:01

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 楼主| 发表于 2015-4-23 09:38 | 只看该作者
www860077 发表于 2015-4-23 09:30
- B$ x- G  `, x, i要看A B公司他们DDR的Controller和PHY使用的IP是否一样,Die上的DeCap是否相同,封装的设计是否类似,这些 ...
3 P6 E5 Y" k  |, |
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2#
发表于 2015-4-20 15:03 | 只看该作者
楼主,有个东西叫JEDEC..

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不太懂大神指的是啥意思  详情 回复 发表于 2015-4-20 15:43

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3#
 楼主| 发表于 2015-4-20 15:43 | 只看该作者
shark4685 发表于 2015-4-20 15:03
- K5 ~7 N7 A# m% A楼主,有个东西叫JEDEC..
$ m$ F1 o7 U/ t1 y: z
不太懂大神指的是啥意思
/ u2 o5 U- T- K( T0 T( o

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4#
发表于 2015-4-20 16:04 | 只看该作者
DDR规范,所有的DDR通讯都是要满足这个规范的基本要求

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谢谢大神  详情 回复 发表于 2015-4-20 16:19

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5#
发表于 2015-4-20 16:15 | 只看该作者
JESD79-3E.pdf (5.05 MB, 下载次数: 66) . G4 m3 N5 L9 P- b
, [/ ]  `6 o+ \0 I
JEDEC DDR3 SDRAM Specification
& ~6 j) T" G* ^6 ~( q7 f

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谢谢大神的资料,先研究下  详情 回复 发表于 2015-4-20 16:19

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6#
 楼主| 发表于 2015-4-20 16:19 | 只看该作者
cousins 发表于 2015-4-20 16:04
! o. m9 k6 Z. e7 \DDR规范,所有的DDR通讯都是要满足这个规范的基本要求

+ _7 g9 v# j  ]- r' ]谢谢大神
# x, K- T3 E4 ~& f4 X& I

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7#
 楼主| 发表于 2015-4-20 16:19 | 只看该作者
shark4685 发表于 2015-4-20 16:15' V) l. e$ C5 {
JEDEC DDR3 SDRAM Specification
. M9 }- I) N# o1 M8 q# I5 T
谢谢大神的资料,先研究下, h5 \/ E6 Q3 I4 u$ L
  • TA的每日心情
    开心
    2024-2-21 15:59
  • 签到天数: 313 天

    [LV.8]以坛为家I

    8#
    发表于 2015-4-21 09:16 | 只看该作者
    结果可以参考

    点评

    谢谢杜老师  详情 回复 发表于 2015-4-21 11:04

    该用户从未签到

    9#
     楼主| 发表于 2015-4-21 11:04 | 只看该作者
    dzkcool 发表于 2015-4-21 09:16
    ; e- B2 Q% ^3 o5 q& s结果可以参考
    7 o1 ^* ^  L# `+ e
    谢谢杜老师

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    10#
    发表于 2015-4-21 12:47 | 只看该作者
    如果单纯的讲模型的话,是不可以完全替代的,毕竟每一家的SIP设计是不一样的,这样参数就会有些差异

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    解答的都是各大版主,真是受宠若惊,碉堡了 我的出发点是,在B公司的SOC没有仿真模型的情况下,通过仿真A公司的SOC得到的布局布线约束规则应用于B公司的SOC布局布线。 例如A、B两家的SOC都是双核的CORTEX-A9,  详情 回复 发表于 2015-4-21 13:14

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    13#
     楼主| 发表于 2015-4-21 17:01 | 只看该作者
    jomvee 发表于 2015-4-21 16:22
    % f! s8 J+ g- M" W( |' w说明各大版主平时工作都比较闲
    " x0 F/ |' N$ e* j! j  Z- h0 y6 B
    ) l& b! m  H& Y2 @DDR3总线要求满足相关标准,不同公司提供的IBIS基本上差异不大吧,否 ...

    / V5 ]- h% V! e) {cool
    - d/ @, X- D. D2 k5 X7 @

    该用户从未签到

    14#
    发表于 2015-4-23 09:30 | 只看该作者
    要看A B公司他们DDR的Controller和PHY使用的IP是否一样,Die上的DeCap是否相同,封装的设计是否类似,这些对结果有很大的影响

    点评

    赞  详情 回复 发表于 2015-4-23 09:38
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