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[仿真讨论] DDR3仿真,基于A公司的SOC芯片仿真模型仿真出来的结果能否应用于B公司的SOC芯片

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发表于 2015-4-20 13:54 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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向各位大神请教:
. p& G' f( J1 ]- O" U' c# N3 T) d' Y4 z7 B6 d4 a+ `8 c
假设A、B 两家公司的Cortex-A9 SOC都是兼容DDR3标准规范,PCB上用的同样地DDR3内存颗粒。用的都是同一个DDR3 memory IBIS 模型,由于A公司的IBIS模型可以获得而B公司的IBIS模型无法获取。
; r, U. Y* j9 r% G: x9 l8 ?8 Y1 Y$ n5 ]
问:基于A公司的SOC IBIS模型仿真出来的约束规则能否直接应用于B公司的SOC的PCB 布局布线。换句话说,对于B公司的SOC仿真案例是否能直接拿A公司的IBIS模型来用,谢谢!0 D9 x2 c8 j1 f/ i' i$ n

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 楼主| 发表于 2015-4-21 13:14 | 只看该作者
菩提老树 发表于 2015-4-21 12:47! V+ j& B; H0 c0 C
如果单纯的讲模型的话,是不可以完全替代的,毕竟每一家的SIP设计是不一样的,这样参数就会有些差异
3 a% `9 N1 C6 R* y
解答的都是各大版主,真是受宠若惊,碉堡了1 V$ P) l' ^2 Y% Z
8 @. t, [$ V4 c
我的出发点是,在B公司的SOC没有仿真模型的情况下,通过仿真A公司的SOC得到的布局布线约束规则应用于B公司的SOC布局布线。3 y$ V9 h3 O1 @6 m1 D$ j
( a2 t, C8 |, B6 ]# }# G' z5 E
例如A、B两家的SOC都是双核的CORTEX-A9,市场定位很接近。采用同一DDR3 SDRAM IC, DRAM 的拓扑布局一致的情况下,采用A公司的布局布线约束规则。. n: D8 E$ T+ E7 H" f
5 I3 X# J3 g1 y
小白莫怪,欢迎拍砖。8 t$ Q' e& a8 a4 a

点评

说明各大版主平时工作都比较闲 DDR3总线要求满足相关标准,不同公司提供的IBIS基本上差异不大吧,否则就不准确,包括电压幅度\VI\VT曲线,这样说来,仿真结果可以参考,但时序上的分析可能就不一定了,一是封装  详情 回复 发表于 2015-4-21 16:22

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发表于 2015-4-21 16:22 | 只看该作者
xfire 发表于 2015-4-21 13:14: @& |6 h' C% f
解答的都是各大版主,真是受宠若惊,碉堡了0 q8 {- S; q+ r2 h2 z2 s

1 v2 l' A) T) M4 a我的出发点是,在B公司的SOC没有仿真模型的情况下,通过仿 ...
7 f! I( l% C; r+ d# ]; _/ y
说明各大版主平时工作都比较闲, @2 f2 l1 k* U# t
  y5 N; O/ m5 H
DDR3总线要求满足相关标准,不同公司提供的IBIS基本上差异不大吧,否则就不准确,包括电压幅度\VI\VT曲线,这样说来,仿真结果可以参考,但时序上的分析可能就不一定了,一是封装形式是否一致的问题,二是时序余量严苛,些许差异可能导致不同的设计指导意见。/ H# ~) K/ H" a9 l* n  e

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cool  详情 回复 发表于 2015-4-21 17:01

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 楼主| 发表于 2015-4-23 09:38 | 只看该作者
www860077 发表于 2015-4-23 09:30
$ e. `  g5 D' L- }要看A B公司他们DDR的Controller和PHY使用的IP是否一样,Die上的DeCap是否相同,封装的设计是否类似,这些 ...
3 E/ Q5 ~1 R" k' p
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2#
发表于 2015-4-20 15:03 | 只看该作者
楼主,有个东西叫JEDEC..

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不太懂大神指的是啥意思  详情 回复 发表于 2015-4-20 15:43

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3#
 楼主| 发表于 2015-4-20 15:43 | 只看该作者
shark4685 发表于 2015-4-20 15:03  ]- [4 L- p4 \- K
楼主,有个东西叫JEDEC..
/ h; q( V. r, U& J  ~
不太懂大神指的是啥意思7 y& n8 `% p8 h. s- V2 v

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4#
发表于 2015-4-20 16:04 | 只看该作者
DDR规范,所有的DDR通讯都是要满足这个规范的基本要求

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谢谢大神  详情 回复 发表于 2015-4-20 16:19

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5#
发表于 2015-4-20 16:15 | 只看该作者
JESD79-3E.pdf (5.05 MB, 下载次数: 66)
. D1 p& `7 B% `. k
7 \, G+ a4 H6 y8 H: EJEDEC DDR3 SDRAM Specification0 R9 C! l0 I% a$ `4 }

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谢谢大神的资料,先研究下  详情 回复 发表于 2015-4-20 16:19

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6#
 楼主| 发表于 2015-4-20 16:19 | 只看该作者
cousins 发表于 2015-4-20 16:04* z, n- b  @1 K  N6 O& v
DDR规范,所有的DDR通讯都是要满足这个规范的基本要求
9 Z  Q/ U' o$ J/ w. U; g
谢谢大神; M* r2 A# r7 T& x0 e5 L( E

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7#
 楼主| 发表于 2015-4-20 16:19 | 只看该作者
shark4685 发表于 2015-4-20 16:15
# A" J+ ]# Z) `6 m. E# YJEDEC DDR3 SDRAM Specification

# }$ G3 N% D5 s* N+ D谢谢大神的资料,先研究下8 ~9 F  q- D. [  W7 T
  • TA的每日心情
    开心
    2024-2-21 15:59
  • 签到天数: 313 天

    [LV.8]以坛为家I

    8#
    发表于 2015-4-21 09:16 | 只看该作者
    结果可以参考

    点评

    谢谢杜老师  详情 回复 发表于 2015-4-21 11:04

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    9#
     楼主| 发表于 2015-4-21 11:04 | 只看该作者
    dzkcool 发表于 2015-4-21 09:16  ^# h2 V% n3 h) _, A% }( P
    结果可以参考

    3 s" w) s0 N* H$ w谢谢杜老师

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    10#
    发表于 2015-4-21 12:47 | 只看该作者
    如果单纯的讲模型的话,是不可以完全替代的,毕竟每一家的SIP设计是不一样的,这样参数就会有些差异

    点评

    解答的都是各大版主,真是受宠若惊,碉堡了 我的出发点是,在B公司的SOC没有仿真模型的情况下,通过仿真A公司的SOC得到的布局布线约束规则应用于B公司的SOC布局布线。 例如A、B两家的SOC都是双核的CORTEX-A9,  详情 回复 发表于 2015-4-21 13:14

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    13#
     楼主| 发表于 2015-4-21 17:01 | 只看该作者
    jomvee 发表于 2015-4-21 16:223 H  p  d0 d. I' S& d* n. i
    说明各大版主平时工作都比较闲
    8 i9 c4 t4 P# \. x; h' h3 F3 _! ^6 _  t3 H8 e" S
    DDR3总线要求满足相关标准,不同公司提供的IBIS基本上差异不大吧,否 ...
    3 F  y0 l9 c) R, T8 _+ R* c$ Q; m
    cool
    . S- ?3 ^2 B2 `9 r3 n0 f2 k6 U; p; Q

    该用户从未签到

    14#
    发表于 2015-4-23 09:30 | 只看该作者
    要看A B公司他们DDR的Controller和PHY使用的IP是否一样,Die上的DeCap是否相同,封装的设计是否类似,这些对结果有很大的影响

    点评

    赞  详情 回复 发表于 2015-4-23 09:38
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