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[仿真讨论] DDR3仿真,基于A公司的SOC芯片仿真模型仿真出来的结果能否应用于B公司的SOC芯片

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1#
发表于 2015-4-20 13:54 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
向各位大神请教:
% c6 G! W! E! J5 D
4 ]8 @, o7 R" Q  u8 G假设A、B 两家公司的Cortex-A9 SOC都是兼容DDR3标准规范,PCB上用的同样地DDR3内存颗粒。用的都是同一个DDR3 memory IBIS 模型,由于A公司的IBIS模型可以获得而B公司的IBIS模型无法获取。
7 C4 m9 t) y/ X) c0 c/ p1 w
7 N- ^& Z/ B6 h# M问:基于A公司的SOC IBIS模型仿真出来的约束规则能否直接应用于B公司的SOC的PCB 布局布线。换句话说,对于B公司的SOC仿真案例是否能直接拿A公司的IBIS模型来用,谢谢!( p3 e) H. m9 p& z% u7 f

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 楼主| 发表于 2015-4-21 13:14 | 只看该作者
菩提老树 发表于 2015-4-21 12:47
2 @( H  I: F: I. _$ ]如果单纯的讲模型的话,是不可以完全替代的,毕竟每一家的SIP设计是不一样的,这样参数就会有些差异
/ P' K/ Q! e/ g) W0 H! N
解答的都是各大版主,真是受宠若惊,碉堡了
9 d( w; H8 J0 {* e2 ]) W
: C  t& q4 X' t, l6 [我的出发点是,在B公司的SOC没有仿真模型的情况下,通过仿真A公司的SOC得到的布局布线约束规则应用于B公司的SOC布局布线。, l, ?( h9 O. i' B
. \% o) U5 |/ I4 y
例如A、B两家的SOC都是双核的CORTEX-A9,市场定位很接近。采用同一DDR3 SDRAM IC, DRAM 的拓扑布局一致的情况下,采用A公司的布局布线约束规则。  O# |5 e, s' r) J* s

& ~0 p& ?" `9 o) T小白莫怪,欢迎拍砖。; Y( j7 y* i( t" I5 Z1 J& V1 l

点评

说明各大版主平时工作都比较闲 DDR3总线要求满足相关标准,不同公司提供的IBIS基本上差异不大吧,否则就不准确,包括电压幅度\VI\VT曲线,这样说来,仿真结果可以参考,但时序上的分析可能就不一定了,一是封装  详情 回复 发表于 2015-4-21 16:22

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发表于 2015-4-21 16:22 | 只看该作者
xfire 发表于 2015-4-21 13:14% P6 j, K( Q& }# X3 e. g
解答的都是各大版主,真是受宠若惊,碉堡了
8 T- `  f2 Q0 ]7 f+ _! t/ k1 C. R) v. }1 O7 v: E
我的出发点是,在B公司的SOC没有仿真模型的情况下,通过仿 ...
2 N( ^# G" r  Z  Z) B
说明各大版主平时工作都比较闲+ q4 P/ m* \3 H, ?) ]5 ]5 m& r

* M. k! f+ |' {: k8 eDDR3总线要求满足相关标准,不同公司提供的IBIS基本上差异不大吧,否则就不准确,包括电压幅度\VI\VT曲线,这样说来,仿真结果可以参考,但时序上的分析可能就不一定了,一是封装形式是否一致的问题,二是时序余量严苛,些许差异可能导致不同的设计指导意见。- k. }; \: s0 G+ k

点评

cool  详情 回复 发表于 2015-4-21 17:01

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 楼主| 发表于 2015-4-23 09:38 | 只看该作者
www860077 发表于 2015-4-23 09:30
; Z* d* o7 \/ J( Y9 b# `7 K要看A B公司他们DDR的Controller和PHY使用的IP是否一样,Die上的DeCap是否相同,封装的设计是否类似,这些 ...
+ e* ]1 q# w$ Q6 m, U" b# G
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2#
发表于 2015-4-20 15:03 | 只看该作者
楼主,有个东西叫JEDEC..

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不太懂大神指的是啥意思  详情 回复 发表于 2015-4-20 15:43

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3#
 楼主| 发表于 2015-4-20 15:43 | 只看该作者
shark4685 发表于 2015-4-20 15:03( n4 f/ \5 Y' u* ]/ `1 Z  y
楼主,有个东西叫JEDEC..

( }3 G. o3 G0 A5 A+ e- r/ P不太懂大神指的是啥意思
! }# l9 @; u" R

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4#
发表于 2015-4-20 16:04 | 只看该作者
DDR规范,所有的DDR通讯都是要满足这个规范的基本要求

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谢谢大神  详情 回复 发表于 2015-4-20 16:19

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5#
发表于 2015-4-20 16:15 | 只看该作者
JESD79-3E.pdf (5.05 MB, 下载次数: 66) 1 j# y& |& s% V! d4 P5 E+ @, ^1 K7 y

0 d' Q: v8 S0 r! AJEDEC DDR3 SDRAM Specification
/ l1 R( W7 Y/ l) J# V0 i

点评

谢谢大神的资料,先研究下  详情 回复 发表于 2015-4-20 16:19

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6#
 楼主| 发表于 2015-4-20 16:19 | 只看该作者
cousins 发表于 2015-4-20 16:04/ t/ f. M# Q$ H" T. T0 F8 f$ g# M5 {
DDR规范,所有的DDR通讯都是要满足这个规范的基本要求
# k4 p: B9 }7 Q
谢谢大神
. k* `/ C7 b( t( e# G

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7#
 楼主| 发表于 2015-4-20 16:19 | 只看该作者
shark4685 发表于 2015-4-20 16:15
) [! M9 K1 A6 a; l# S- TJEDEC DDR3 SDRAM Specification

. T& D8 S1 A# d) W谢谢大神的资料,先研究下) N, z4 \4 x9 v* T0 @3 n
  • TA的每日心情
    开心
    2024-2-21 15:59
  • 签到天数: 313 天

    [LV.8]以坛为家I

    8#
    发表于 2015-4-21 09:16 | 只看该作者
    结果可以参考

    点评

    谢谢杜老师  详情 回复 发表于 2015-4-21 11:04

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    9#
     楼主| 发表于 2015-4-21 11:04 | 只看该作者
    dzkcool 发表于 2015-4-21 09:161 }/ |" Y7 }9 u
    结果可以参考
    " ^, W1 D5 T( U: i/ C( y2 o% S
    谢谢杜老师

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    10#
    发表于 2015-4-21 12:47 | 只看该作者
    如果单纯的讲模型的话,是不可以完全替代的,毕竟每一家的SIP设计是不一样的,这样参数就会有些差异

    点评

    解答的都是各大版主,真是受宠若惊,碉堡了 我的出发点是,在B公司的SOC没有仿真模型的情况下,通过仿真A公司的SOC得到的布局布线约束规则应用于B公司的SOC布局布线。 例如A、B两家的SOC都是双核的CORTEX-A9,  详情 回复 发表于 2015-4-21 13:14

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    13#
     楼主| 发表于 2015-4-21 17:01 | 只看该作者
    jomvee 发表于 2015-4-21 16:228 O" s* _4 O- I# d/ t  B% ]9 Y
    说明各大版主平时工作都比较闲
    ) O' x- K/ ~& ?% N$ o$ F" R1 M5 P0 N- B7 j# N5 F5 e
    DDR3总线要求满足相关标准,不同公司提供的IBIS基本上差异不大吧,否 ...
    9 Y5 d) \# g# P4 A8 S
    cool
    & v4 q) f8 A$ t( b

    该用户从未签到

    14#
    发表于 2015-4-23 09:30 | 只看该作者
    要看A B公司他们DDR的Controller和PHY使用的IP是否一样,Die上的DeCap是否相同,封装的设计是否类似,这些对结果有很大的影响

    点评

    赞  详情 回复 发表于 2015-4-23 09:38
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