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[仿真讨论] DDR3仿真,基于A公司的SOC芯片仿真模型仿真出来的结果能否应用于B公司的SOC芯片

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发表于 2015-4-20 13:54 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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向各位大神请教:4 _2 k+ b8 M6 c5 o+ g7 Z
6 |0 A& y' O9 |! S6 q
假设A、B 两家公司的Cortex-A9 SOC都是兼容DDR3标准规范,PCB上用的同样地DDR3内存颗粒。用的都是同一个DDR3 memory IBIS 模型,由于A公司的IBIS模型可以获得而B公司的IBIS模型无法获取。7 x7 U- h5 ^# j6 I- Y- q0 |2 A

" V3 H0 P3 ?# ~/ V问:基于A公司的SOC IBIS模型仿真出来的约束规则能否直接应用于B公司的SOC的PCB 布局布线。换句话说,对于B公司的SOC仿真案例是否能直接拿A公司的IBIS模型来用,谢谢!4 H, C6 ^0 B% B1 }! _7 {1 u

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 楼主| 发表于 2015-4-21 13:14 | 只看该作者
菩提老树 发表于 2015-4-21 12:47
+ p9 E% @( F' P2 L( J+ T3 U( l如果单纯的讲模型的话,是不可以完全替代的,毕竟每一家的SIP设计是不一样的,这样参数就会有些差异
8 h/ a7 q2 ^" ]& X" N4 g* O) @
解答的都是各大版主,真是受宠若惊,碉堡了6 a% V. X( `* r" X( S

( r" k! y% c2 |  j; a1 l& z我的出发点是,在B公司的SOC没有仿真模型的情况下,通过仿真A公司的SOC得到的布局布线约束规则应用于B公司的SOC布局布线。
( r/ I! I# R4 D0 R* Y# _3 o! G+ O; T" K  v: l& C6 ]" e! _! b
例如A、B两家的SOC都是双核的CORTEX-A9,市场定位很接近。采用同一DDR3 SDRAM IC, DRAM 的拓扑布局一致的情况下,采用A公司的布局布线约束规则。3 T4 k3 t  j2 v' M' n# q

. c  t' u( n) h" d! S8 l小白莫怪,欢迎拍砖。
  }0 s; C. ?. _

点评

说明各大版主平时工作都比较闲 DDR3总线要求满足相关标准,不同公司提供的IBIS基本上差异不大吧,否则就不准确,包括电压幅度\VI\VT曲线,这样说来,仿真结果可以参考,但时序上的分析可能就不一定了,一是封装  详情 回复 发表于 2015-4-21 16:22

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发表于 2015-4-21 16:22 | 只看该作者
xfire 发表于 2015-4-21 13:14  O/ T* r& e$ T- o
解答的都是各大版主,真是受宠若惊,碉堡了2 P0 V! Z& f/ r$ `; F. H- ]
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我的出发点是,在B公司的SOC没有仿真模型的情况下,通过仿 ...
6 ~5 H$ G6 X; |0 c" B
说明各大版主平时工作都比较闲/ [/ k7 Z7 U- q( w4 S# u

8 v/ D. O4 U! Q/ A5 XDDR3总线要求满足相关标准,不同公司提供的IBIS基本上差异不大吧,否则就不准确,包括电压幅度\VI\VT曲线,这样说来,仿真结果可以参考,但时序上的分析可能就不一定了,一是封装形式是否一致的问题,二是时序余量严苛,些许差异可能导致不同的设计指导意见。( \( K5 ^& G  r( O8 v. U# \

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cool  详情 回复 发表于 2015-4-21 17:01

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 楼主| 发表于 2015-4-23 09:38 | 只看该作者
www860077 发表于 2015-4-23 09:30: }* c0 Q$ L, f# O4 G, D! q2 [
要看A B公司他们DDR的Controller和PHY使用的IP是否一样,Die上的DeCap是否相同,封装的设计是否类似,这些 ...
. k: h* ^  M6 X& s/ a
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2#
发表于 2015-4-20 15:03 | 只看该作者
楼主,有个东西叫JEDEC..

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不太懂大神指的是啥意思  详情 回复 发表于 2015-4-20 15:43

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3#
 楼主| 发表于 2015-4-20 15:43 | 只看该作者
shark4685 发表于 2015-4-20 15:03
) G* X9 x( c) Z) B' u楼主,有个东西叫JEDEC..
9 B3 j* J! e1 q8 r
不太懂大神指的是啥意思
7 U2 v$ d9 ]+ r+ y

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4#
发表于 2015-4-20 16:04 | 只看该作者
DDR规范,所有的DDR通讯都是要满足这个规范的基本要求

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谢谢大神  详情 回复 发表于 2015-4-20 16:19

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5#
发表于 2015-4-20 16:15 | 只看该作者
JESD79-3E.pdf (5.05 MB, 下载次数: 66)
5 a/ |" {" |3 r9 d6 o5 h! J" T
! X9 q* b, W0 o" sJEDEC DDR3 SDRAM Specification
% ]7 M. M- @2 J# p: m9 ~3 u

点评

谢谢大神的资料,先研究下  详情 回复 发表于 2015-4-20 16:19

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6#
 楼主| 发表于 2015-4-20 16:19 | 只看该作者
cousins 发表于 2015-4-20 16:04
5 @6 D# T& M% \; p+ E4 D3 V3 eDDR规范,所有的DDR通讯都是要满足这个规范的基本要求

8 K, [5 i8 \- J& o9 W谢谢大神2 P& N! J, Y+ F, U4 o9 Q

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7#
 楼主| 发表于 2015-4-20 16:19 | 只看该作者
shark4685 发表于 2015-4-20 16:15- J& n8 D6 _4 H& w7 A
JEDEC DDR3 SDRAM Specification

5 R. |% l$ h5 |. ?: w9 A谢谢大神的资料,先研究下
& Z# f. Y5 G2 M6 h  \; Z$ @3 A
  • TA的每日心情
    开心
    2024-2-21 15:59
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    [LV.8]以坛为家I

    8#
    发表于 2015-4-21 09:16 | 只看该作者
    结果可以参考

    点评

    谢谢杜老师  详情 回复 发表于 2015-4-21 11:04

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    9#
     楼主| 发表于 2015-4-21 11:04 | 只看该作者
    dzkcool 发表于 2015-4-21 09:160 y' _4 p" D' t1 P8 j9 B8 h
    结果可以参考

    ; R- `2 i8 P2 R+ ]' h; a( v谢谢杜老师

    该用户从未签到

    10#
    发表于 2015-4-21 12:47 | 只看该作者
    如果单纯的讲模型的话,是不可以完全替代的,毕竟每一家的SIP设计是不一样的,这样参数就会有些差异

    点评

    解答的都是各大版主,真是受宠若惊,碉堡了 我的出发点是,在B公司的SOC没有仿真模型的情况下,通过仿真A公司的SOC得到的布局布线约束规则应用于B公司的SOC布局布线。 例如A、B两家的SOC都是双核的CORTEX-A9,  详情 回复 发表于 2015-4-21 13:14

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    13#
     楼主| 发表于 2015-4-21 17:01 | 只看该作者
    jomvee 发表于 2015-4-21 16:22
    , {& A# k' y* O% }  {, H( }说明各大版主平时工作都比较闲
    " c3 }, g( a- Q1 ^
    , A9 e" G. P; _DDR3总线要求满足相关标准,不同公司提供的IBIS基本上差异不大吧,否 ...
    . }+ _5 ^4 e& U( s; x' x
    cool
    6 ~: J2 I9 R+ @$ c

    该用户从未签到

    14#
    发表于 2015-4-23 09:30 | 只看该作者
    要看A B公司他们DDR的Controller和PHY使用的IP是否一样,Die上的DeCap是否相同,封装的设计是否类似,这些对结果有很大的影响

    点评

    赞  详情 回复 发表于 2015-4-23 09:38
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