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[仿真讨论] DDR3仿真,基于A公司的SOC芯片仿真模型仿真出来的结果能否应用于B公司的SOC芯片

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1#
发表于 2015-4-20 13:54 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
向各位大神请教:# [) G0 `9 U# g9 m( r

* M- c0 H! H# H! e( r; K假设A、B 两家公司的Cortex-A9 SOC都是兼容DDR3标准规范,PCB上用的同样地DDR3内存颗粒。用的都是同一个DDR3 memory IBIS 模型,由于A公司的IBIS模型可以获得而B公司的IBIS模型无法获取。/ P8 X' g$ ~( v/ ]. f

" G% o$ C$ Q! H# K问:基于A公司的SOC IBIS模型仿真出来的约束规则能否直接应用于B公司的SOC的PCB 布局布线。换句话说,对于B公司的SOC仿真案例是否能直接拿A公司的IBIS模型来用,谢谢!: M* F2 C- L) i% l2 N3 X+ T

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 楼主| 发表于 2015-4-21 13:14 | 只看该作者
菩提老树 发表于 2015-4-21 12:47( B; v, I# C  m) }5 g! ~0 ~
如果单纯的讲模型的话,是不可以完全替代的,毕竟每一家的SIP设计是不一样的,这样参数就会有些差异

8 |; a9 C/ R: b- K5 i5 o解答的都是各大版主,真是受宠若惊,碉堡了
& z6 v' m3 u1 R3 r- r
5 M3 o$ V2 D: e& `; Y+ `我的出发点是,在B公司的SOC没有仿真模型的情况下,通过仿真A公司的SOC得到的布局布线约束规则应用于B公司的SOC布局布线。
4 f7 x, H% S/ x, t! z; {' {: p6 d; d% g
例如A、B两家的SOC都是双核的CORTEX-A9,市场定位很接近。采用同一DDR3 SDRAM IC, DRAM 的拓扑布局一致的情况下,采用A公司的布局布线约束规则。
" ~" U- A  _. a4 l* @( L7 a& S6 U! X  d7 P( I5 V4 ^+ ~% g5 n8 O
小白莫怪,欢迎拍砖。: C. H/ M3 x  a7 Y& F2 a8 n6 g

点评

说明各大版主平时工作都比较闲 DDR3总线要求满足相关标准,不同公司提供的IBIS基本上差异不大吧,否则就不准确,包括电压幅度\VI\VT曲线,这样说来,仿真结果可以参考,但时序上的分析可能就不一定了,一是封装  详情 回复 发表于 2015-4-21 16:22

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发表于 2015-4-21 16:22 | 只看该作者
xfire 发表于 2015-4-21 13:140 G& Q' ~  c' E/ C
解答的都是各大版主,真是受宠若惊,碉堡了
% s) [4 L1 }' f, _; p) ~! ^2 ]" P* r
我的出发点是,在B公司的SOC没有仿真模型的情况下,通过仿 ...

3 U3 f! {, J) G  T$ E8 c: j说明各大版主平时工作都比较闲
8 Q: w6 H1 q& |- L( s  @5 {, |# `" `- q$ e
DDR3总线要求满足相关标准,不同公司提供的IBIS基本上差异不大吧,否则就不准确,包括电压幅度\VI\VT曲线,这样说来,仿真结果可以参考,但时序上的分析可能就不一定了,一是封装形式是否一致的问题,二是时序余量严苛,些许差异可能导致不同的设计指导意见。) S- }* x7 `$ w; J

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cool  详情 回复 发表于 2015-4-21 17:01

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 楼主| 发表于 2015-4-23 09:38 | 只看该作者
www860077 发表于 2015-4-23 09:30
4 V- \7 m: ?5 H! I8 F; }" h1 }9 |要看A B公司他们DDR的Controller和PHY使用的IP是否一样,Die上的DeCap是否相同,封装的设计是否类似,这些 ...

2 f  _: y3 n1 ]* F) X/ c8 {- `# H赞      

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2#
发表于 2015-4-20 15:03 | 只看该作者
楼主,有个东西叫JEDEC..

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不太懂大神指的是啥意思  详情 回复 发表于 2015-4-20 15:43

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3#
 楼主| 发表于 2015-4-20 15:43 | 只看该作者
shark4685 发表于 2015-4-20 15:03$ I) O3 b8 ?0 v
楼主,有个东西叫JEDEC..

1 a* d5 n) B1 w' j# U1 }不太懂大神指的是啥意思
6 J; X2 N% l2 v; @, x9 u. |( i

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4#
发表于 2015-4-20 16:04 | 只看该作者
DDR规范,所有的DDR通讯都是要满足这个规范的基本要求

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谢谢大神  详情 回复 发表于 2015-4-20 16:19

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5#
发表于 2015-4-20 16:15 | 只看该作者
JESD79-3E.pdf (5.05 MB, 下载次数: 66)
- F! E* W% Z+ N& x$ g3 t. S1 A- z+ W" ?
JEDEC DDR3 SDRAM Specification6 O- M$ R4 R+ S- d! F% P) E+ w

点评

谢谢大神的资料,先研究下  详情 回复 发表于 2015-4-20 16:19

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6#
 楼主| 发表于 2015-4-20 16:19 | 只看该作者
cousins 发表于 2015-4-20 16:04
% J- E# S0 |, l2 D8 }DDR规范,所有的DDR通讯都是要满足这个规范的基本要求
- z1 E4 B7 {; b+ L
谢谢大神
/ t/ e0 x, p  I" x. J  s

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7#
 楼主| 发表于 2015-4-20 16:19 | 只看该作者
shark4685 发表于 2015-4-20 16:15
/ D& B% y: Q, o: v6 B. d* i" jJEDEC DDR3 SDRAM Specification
3 `7 m# d+ O9 L3 d9 ~
谢谢大神的资料,先研究下9 l8 Q% S; j/ `/ K( t' O
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    开心
    2024-2-21 15:59
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    8#
    发表于 2015-4-21 09:16 | 只看该作者
    结果可以参考

    点评

    谢谢杜老师  详情 回复 发表于 2015-4-21 11:04

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    9#
     楼主| 发表于 2015-4-21 11:04 | 只看该作者
    dzkcool 发表于 2015-4-21 09:16% f3 j/ p# n7 r3 b3 }) n) Q7 b
    结果可以参考
    , L  W+ g( \* ~
    谢谢杜老师

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    10#
    发表于 2015-4-21 12:47 | 只看该作者
    如果单纯的讲模型的话,是不可以完全替代的,毕竟每一家的SIP设计是不一样的,这样参数就会有些差异

    点评

    解答的都是各大版主,真是受宠若惊,碉堡了 我的出发点是,在B公司的SOC没有仿真模型的情况下,通过仿真A公司的SOC得到的布局布线约束规则应用于B公司的SOC布局布线。 例如A、B两家的SOC都是双核的CORTEX-A9,  详情 回复 发表于 2015-4-21 13:14

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    13#
     楼主| 发表于 2015-4-21 17:01 | 只看该作者
    jomvee 发表于 2015-4-21 16:22  J# w% G) c4 T  N- K8 l& j
    说明各大版主平时工作都比较闲9 C: l% w* ^$ Z/ [
    5 ^# h; ~3 x7 }% G* S* i
    DDR3总线要求满足相关标准,不同公司提供的IBIS基本上差异不大吧,否 ...
    - |# f8 x2 }  A8 k% g7 \
    cool
    - N7 ~9 v+ U" x+ s/ Q( d4 i

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    14#
    发表于 2015-4-23 09:30 | 只看该作者
    要看A B公司他们DDR的Controller和PHY使用的IP是否一样,Die上的DeCap是否相同,封装的设计是否类似,这些对结果有很大的影响

    点评

    赞  详情 回复 发表于 2015-4-23 09:38
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