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[仿真讨论] DDR3仿真，基于A公司的SOC芯片仿真模型仿真出来的结果能否应用于B公司的SOC芯片

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发表于 2015-4-20 13:54 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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向各位大神请教：% c. c4 I. [. W( a, b
6 k4 \0 l& j. p( \/ I
假设A、B 两家公司的Cortex-A9 SOC都是兼容DDR3标准规范，PCB上用的同样地DDR3内存颗粒。用的都是同一个DDR3 memory IBIS 模型，由于A公司的IBIS模型可以获得而B公司的IBIS模型无法获取。
# L  I5 ^2 U+ j  n1 \- ~/ G& l0 I  Q/ ~6 P$ Q+ j
问：基于A公司的SOC IBIS模型仿真出来的约束规则能否直接应用于B公司的SOC的PCB 布局布线。换句话说，对于B公司的SOC仿真案例是否能直接拿A公司的IBIS模型来用，谢谢！
, H4 G7 V; ?. K" Y/ p( P

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 楼主| 发表于 2015-4-21 13:14 | 只看该作者
菩提老树 发表于 2015-4-21 12:47
3 u2 u4 V: Q! ^/ e- E: i5 F如果单纯的讲模型的话，是不可以完全替代的，毕竟每一家的SIP设计是不一样的，这样参数就会有些差异

5 l6 q8 A1 Y. }解答的都是各大版主，真是受宠若惊，碉堡了
: ]3 `2 E) g, c7 K( @- `  f$ @7 ?0 z$ R( \
我的出发点是，在B公司的SOC没有仿真模型的情况下，通过仿真A公司的SOC得到的布局布线约束规则应用于B公司的SOC布局布线。
9 Z/ W9 O$ H+ c3 x+ `7 B. Y' ~' \! u2 `
例如A、B两家的SOC都是双核的CORTEX-A9，市场定位很接近。采用同一DDR3 SDRAM IC, DRAM 的拓扑布局一致的情况下，采用A公司的布局布线约束规则。; V) J6 k- S: W5 a: Y
* t6 N( |8 K8 S! T' ~! o! u/ T
小白莫怪，欢迎拍砖。5 N2 x- E& J* p

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jomvee
说明各大版主平时工作都比较闲 DDR3总线要求满足相关标准，不同公司提供的IBIS基本上差异不大吧，否则就不准确，包括电压幅度\VI\VT曲线，这样说来，仿真结果可以参考，但时序上的分析可能就不一定了，一是封装  详情 回复 发表于 2015-4-21 16:22

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jomvee

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发表于 2015-4-21 16:22 | 只看该作者
xfire 发表于 2015-4-21 13:14
6 r1 n5 W& _# Z$ F, }# q5 O* T) @& u# o解答的都是各大版主，真是受宠若惊，碉堡了- h3 J0 f8 G& x3 V  t* ?8 O; [& P2 Q

$ Z6 o+ F& B, T+ Z" ~我的出发点是，在B公司的SOC没有仿真模型的情况下，通过仿 ...
3 _% s& I) y0 ?! F
说明各大版主平时工作都比较闲
$ _) _6 X0 y3 H! F* q# }- l% G& ^7 J* k: l* v% X$ ^; y
DDR3总线要求满足相关标准，不同公司提供的IBIS基本上差异不大吧，否则就不准确，包括电压幅度\VI\VT曲线，这样说来，仿真结果可以参考，但时序上的分析可能就不一定了，一是封装形式是否一致的问题，二是时序余量严苛，些许差异可能导致不同的设计指导意见。
: v% K; P7 m! b% _* [

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xfire
cool  详情 回复 发表于 2015-4-21 17:01

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 楼主| 发表于 2015-4-23 09:38 | 只看该作者
www860077 发表于 2015-4-23 09:30
2 U7 V# ?0 \+ }6 }0 _; j; ^4 d要看A B公司他们DDR的Controller和PHY使用的IP是否一样，Die上的DeCap是否相同，封装的设计是否类似，这些 ...
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shark4685

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2#
发表于 2015-4-20 15:03 | 只看该作者
楼主，有个东西叫JEDEC..

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xfire
不太懂大神指的是啥意思  详情 回复 发表于 2015-4-20 15:43

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3#
 楼主| 发表于 2015-4-20 15:43 | 只看该作者
shark4685 发表于 2015-4-20 15:03/ o3 z( K& z/ A5 ^! Q+ f
楼主，有个东西叫JEDEC..
* Y% p  n$ z) k4 p
不太懂大神指的是啥意思
* R& f) m+ W3 }

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cousins

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4#
发表于 2015-4-20 16:04 | 只看该作者
DDR规范，所有的DDR通讯都是要满足这个规范的基本要求

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xfire
谢谢大神  详情 回复 发表于 2015-4-20 16:19

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shark4685

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5#
发表于 2015-4-20 16:15 | 只看该作者
JESD79-3E.pdf (5.05 MB, 下载次数: 66) 9 u6 O3 k. K% |7 ]9 w5 t1 I

) E9 P! G. k' b) _* X* lJEDEC DDR3 SDRAM Specification$ Z  g9 \  w: F

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xfire
谢谢大神的资料，先研究下  详情 回复 发表于 2015-4-20 16:19

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6#
 楼主| 发表于 2015-4-20 16:19 | 只看该作者
cousins 发表于 2015-4-20 16:04) @$ w% _! g3 D0 U/ Q' h9 L
DDR规范，所有的DDR通讯都是要满足这个规范的基本要求

& \$ [% I9 C% r/ \  ?4 c谢谢大神
' B- f# p* ~: ^+ {. c8 c3 v2 V

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7#
 楼主| 发表于 2015-4-20 16:19 | 只看该作者
shark4685 发表于 2015-4-20 16:156 X% Q# E5 h" N) E3 ~
JEDEC DDR3 SDRAM Specification
1 T' P. `4 G. x$ U
谢谢大神的资料，先研究下
4 ]% N; m( E0 w: a  h9 o

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dzkcool
  • TA的每日心情
    开心
    2024-2-21 15:59

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    [LV.8]以坛为家I
    8#
    发表于 2015-4-21 09:16 | 只看该作者
    结果可以参考

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    xfire
    谢谢杜老师  详情 回复 发表于 2015-4-21 11:04

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     楼主| 发表于 2015-4-21 11:04 | 只看该作者
    dzkcool 发表于 2015-4-21 09:16! E. w# h1 Z$ O3 A% N: P7 e
    结果可以参考
    ; P0 L. ?1 ^, N" j( F9 P
    谢谢杜老师

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    菩提老树

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    10#
    发表于 2015-4-21 12:47 | 只看该作者
    如果单纯的讲模型的话，是不可以完全替代的，毕竟每一家的SIP设计是不一样的，这样参数就会有些差异

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    解答的都是各大版主，真是受宠若惊，碉堡了 我的出发点是，在B公司的SOC没有仿真模型的情况下，通过仿真A公司的SOC得到的布局布线约束规则应用于B公司的SOC布局布线。 例如A、B两家的SOC都是双核的CORTEX-A9，  详情 回复 发表于 2015-4-21 13:14

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     楼主| 发表于 2015-4-21 17:01 | 只看该作者
    jomvee 发表于 2015-4-21 16:22
    $ C8 o# @4 W, J" d& D- N说明各大版主平时工作都比较闲
    & s: _+ F9 L# r$ F
    . y  D1 c5 u# d+ p( HDDR3总线要求满足相关标准，不同公司提供的IBIS基本上差异不大吧，否 ...
    & r( ?# Z  S' ]; o$ M: k6 N
    cool
    " Y$ `7 J+ D4 i5 ~# D2 Z# B1 N

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    www860077

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    14#
    发表于 2015-4-23 09:30 | 只看该作者
    要看A B公司他们DDR的Controller和PHY使用的IP是否一样，Die上的DeCap是否相同，封装的设计是否类似，这些对结果有很大的影响

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    xfire
    赞  详情 回复 发表于 2015-4-23 09:38

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