求大神指点DDR3的DQS问题

雪狼007

0 M$ u4 l! x1 i9 o' V+ y9 i& d* G7 o
3 l! d7 L( v( Z  H, L9 a在读数据时，DDR生成DQS向CPU发送，以高低电平的中点为触发点，上下沿为分割点
- ~- z' j  O% j在写数据时，CPU生成DQS向DDR发送，以上下沿为触发点，高低电平的中点的分割点
- p' a8 ]- Z$ }/ h) b& L1 m5 o这二句应该怎么理解呢？第一句到时可以理解，因为数据和DQS同步生成，且与时钟同步。
第二句就理解不了，觉得CPU怎么确定生成DQS的时间呢，生成的DQS和时钟同步吗
还有理解不了源同步的意思，求大神通俗明白的讲解。
9 S5 h! B0 W6 J* L% g' H  c

雪狼007

百度到的，换个理解方式，哈哈，终于理解了
1.对于Command和Address由clock的上升沿对数据进行采样，数据方向为Memory
controller-〉Memory
2.对于Data (DQ)由DQS采用源同步的方式同时在上升沿和下降沿对数据进行采样 ，
. J4 L5 V( E$ T即当Write命令时 数据方向为Memory controller-〉Memory Module，DQS相对于DQ为
( P  Y/ q1 ]# H+ b% O: y  Jcenter align，当Read命令时数据方向为Memory Module -〉Memory controller， DQS相对
3 r0 J6 m6 `" m" `* x" r于DQ为edge align，在Memory controller端会对DQS或者DQ作一个90度的相位偏移。
9 O' l% b) W" m

shark4685

问题呢？007

cousins

不管是读还是写，数据建立是以AC门限，数据保持是以DC门限来触发。
你所说的是理想的分析，不是实际测试的结果，也不是ddr寄存器建立保持的时间。

cousins

同一个DQ触发器发出同步信号，DQS经过delay line与DQ构成触发，就是源同步。
$ ~0 W* M6 ~/ N  t4 f; D) s6 c  m+ }当然实际设计过程中DQ，DQS都可以做delay，只要满足DQS触发给与足够的建立保持时间就可以。
DQS与时钟在源触发器的地方是同步的。

雪狼007

shark4685 发表于 2015-4-13 16:54
' V# {& y) j' J- b( k$ @2 T" ~' J问题呢？007

不好意思，刚才没写好就失误发表了
  z* u7 x9 e: _) s- Y; A& l8 g

雪狼007

cousins 发表于 2015-4-13 17:06
2 @5 G- {% z4 I  q6 M- t0 r/ Z" J同一个DQ触发器发出同步信号，DQS经过delay line与DQ构成触发，就是源同步。
8 r9 y* {$ V; _当然实际设计过程中DQ，DQS都 ...

我现在是理解到CPU读DDR了，可不可以把CPU写DDR看成DDR向CPU读呢，只不过不是DDR启动提出来的DQS还是向数据，时钟同步生成的，只不过到了DDR的时候，由于走线长度等原因不同步了呢？

雪狼007

cousins 发表于 2015-4-13 17:06
+ c8 u9 i7 @$ o9 h& s: i同一个DQ触发器发出同步信号，DQS经过delay line与DQ构成触发，就是源同步。
; y! K; r' V. Y0 h# W当然实际设计过程中DQ，DQS都 ...

$ F9 N6 ?9 T9 t+ b2 C  q: i, F呵呵，以前没做过高速数字电路，大神的话理解不到塞，努力百度了一个，终于明白了

ang629

楼主好资料。下来学习一下