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cadence allegro 原理图升级pcb问题

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1#
发表于 2014-12-23 11:07 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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制作PCB过程中(元器件已经摆放的差不多了),发现原理图的一些器件可以省略,我就直接从PCB和原理图上删除了,但是我怎么能够对原理图重新生成网表导入网表,怎样才能保证PCB已经画好的器件位置不变,而只是位号发生变化?
, e9 S. m) {  g3 I5 @2 G2 E比如电容C111重新排序后,变成了C80,想使C111的器件坐标位置不变,而位号变为C80!!

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2#
发表于 2014-12-23 11:14 | 只看该作者
原理图上器件位号变了,正常导入网表,原来的器件是要飞掉了。如果器件在原理图的坐标不变,可以通过SKILL来恢复器件原来的位置。

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3#
 楼主| 发表于 2014-12-23 11:20 | 只看该作者
我用的版本是cadence 16.6 导入更新的网表出现错误: ERROR: "Retain electrical constraint on net" (retain_cns_on_net) mismatch between schematic (YES) and design (NO). Schematic must agree with design. #1   ERROR(SPMHNI-175): Netrev error detected. #2   Run stopped because errors were detected

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4#
 楼主| 发表于 2014-12-23 11:22 | 只看该作者
rock_li29 发表于 2014-12-23 11:14
* ?( W" V# r9 \9 ?8 L# e原理图上器件位号变了,正常导入网表,原来的器件是要飞掉了。如果器件在原理图的坐标不变,可以通过SKILL ...
$ N: X, a- f/ j7 F1 r& ~
我已经提前都删除了(PCB和原理图中),重新生成网表,然后再导入,然后就出现了错误- m7 G, Y+ t. d

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5#
 楼主| 发表于 2014-12-23 11:26 | 只看该作者
怎么能够实现原理图和PCB的实时更新啊,大家有没有什么好的方法?

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6#
发表于 2014-12-23 13:47 | 只看该作者
你调入网表的方式是?勾选了那些项?截图来看看。

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7#
 楼主| 发表于 2014-12-23 14:16 | 只看该作者
rock_li29 发表于 2014-12-23 13:47+ y! k$ G$ e" `% I" Y6 I
你调入网表的方式是?勾选了那些项?截图来看看。

( x& P) W2 j3 e0 o$ Y3 a这是我导入时的选项1 ]2 E9 c' [% x  D4 k

QQ截图20141223142109.jpg (53.06 KB, 下载次数: 12)

QQ截图20141223142109.jpg

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8#
发表于 2014-12-23 17:19 | 只看该作者
你勾上lgnore FIXED property试试。

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9#
 楼主| 发表于 2014-12-23 19:20 | 只看该作者
rock_li29 发表于 2014-12-23 17:19- R* k) `( ~3 k& y# b! H7 d+ m+ t/ J
你勾上lgnore FIXED property试试。
/ j, }% X+ Z4 R9 J  t
也是出现同样的错误
- y$ Y! Z# p: Y6 Z

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10#
发表于 2014-12-23 21:42 | 只看该作者
你删除元件后不要对原理图进行重新编号,要编号的话也是对PCB重新编号,再回注到原理图,这样才能达到你想要的效果

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11#
发表于 2014-12-24 08:48 | 只看该作者
那可能是网表有问题,方便的话,把你的原理图和PCB传上来,帮你看一下。

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12#
 楼主| 发表于 2014-12-24 09:26 | 只看该作者
wwddss_1976 发表于 2014-12-23 21:42
) O; S! M2 R, a' _, l你删除元件后不要对原理图进行重新编号,要编号的话也是对PCB重新编号,再回注到原理图,这样才能达到你想 ...
& Q; b3 ^% E# B  m: h
哦,我试一下
4 M0 y8 Y3 h6 r; s

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13#
 楼主| 发表于 2014-12-24 09:27 | 只看该作者
rock_li29 发表于 2014-12-24 08:48
$ E8 l- S$ G( U- Y. D那可能是网表有问题,方便的话,把你的原理图和PCB传上来,帮你看一下。
" F; W6 }9 A% ]
谢谢啊!麻烦你了) b4 g$ K6 N8 n

DSP电路板.zip

658.63 KB, 下载次数: 3, 下载积分: 威望 -5

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14#
发表于 2014-12-24 09:43 | 只看该作者
兄弟,导入网表没有任何问题。操作:是重新产生网表,再打开BRD重新导网表,没有提示错误。

dsp6713sys_1224.rar

285.61 KB, 下载次数: 4, 下载积分: 威望 -5

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15#
 楼主| 发表于 2014-12-24 09:57 | 只看该作者
本帖最后由 xiyuziju 于 2014-12-24 10:10 编辑 $ _% i5 w2 A, Q, F& D, E
rock_li29 发表于 2014-12-24 09:43
, a; q6 H; g0 A' L& r+ b6 U9 g兄弟,导入网表没有任何问题。操作:是重新产生网表,再打开BRD重新导网表,没有提示错误。
: N2 v# z* y* `' C
没有错误吗,你创建netlist和导入网表时设置的可以给我传下图片吗。我的版本是16.6,allegro用的是XL,capture CIS5 @& |4 g4 E& r, w
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