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  • TA的每日心情
    开心
    2019-11-20 15:00
  • 签到天数: 2 天

    [LV.1]初来乍到

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    1#
    发表于 2020-4-7 11:02 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    x
    * v- I7 U& Q" h5 ~/ |4 m6 o+ g
    * x+ |  e% L+ ]: ~9 j8 H. x+ s9 g
    1,layout中某些元件/文本选不中时,ctrl+alt+F,把相应的层勾上就可以了。$ T3 k3 t4 m+ ^8 H, `

    1 d0 D3 S  Q& J* B$ H2. 所有元件增加value小技巧:选中相应器件,右键proprietary,label,会同步一堆,然后attribute中选value,就可批量显示value文本了。
    8 \, S! c; j' V
      @' W5 U2 K% u8 z5 Q' H3.pcb 封装drill 旁边的plated 选项含义:" H/ A! [3 H- L3 g3 @8 H
      孔金属化,即孔壁沉铜以导通上下层( f5 \4 D% U- ?* ~: u
    4 U# x  u& ?- C' s% ]
    4.原理图同步到pcb后元件不能进行布局。原因是开了drp,处于保护状态,命令框输入dro即可进行布局。8 W1 q+ E9 O; m- k8 U9 |9 f( o6 q- j

    $ C. P) o2 R! r! _% b7 g5 J' b5.大电流的电源线可以通过画覆铜框的直接用铜皮代替走线。; C$ X6 c9 A5 x+ w! X

    0 `' g7 A0 s( F  J+ H6.通常要在板子闲置的地方打很多过孔,减少地平面之间的阻抗。
    ; {$ k& b/ X, l3 ?0 T  a! I* T+ U  c1 s1 Y" ]- a
    7.画原理图封装,低电平有效的pin 命名要显示上划线。可以在命名时用“\+管脚名”,得到这样的效果, |. O. s6 R* P5 k4 q% D4 b
    . _1 a3 I+ V; o/ t0 m, `. \
    8.原理图eco到pcb更新后,发现无法添加独立过孔了。检查design rules,过孔都有添加进去,添加独立过孔时对跳出来的弹框忽略掉,右键选择net,选择gnd网络,and via,就可以加了,点确定反而加不上去
    % M$ p( Y1 v/ A8 V: R; |8 @, R; O
      U, E" t. i' J* C& r. I& b: }9.1.0mil = 0.025mm
    4 ^4 }; a& R" F1 T# u' t- C25摄氏度,1oz铜厚,1mm(40mil)走线最大可承受3.5A电流8 I. g, A5 ?" F" }! n$ N) W

    5 J, Y# `7 I  m" o7 ~3 ~  M10.layout 覆铜,同一层如果有一个全局的覆铜边框(GND),里面局部(电源)画覆铜边框,发现覆铜没有用,可以通过调整优先级来解决,
    6 n# P* E. N9 y) @* U! H比如局部的电源覆铜边框优先级为1,全局的GND覆铜优先级为2,这样就可以看到局部覆铜成功了。

    该用户从未签到

    2#
    发表于 2020-4-8 18:15 | 只看该作者
    谢谢楼主分享的pads学习笔记。
  • TA的每日心情
    开心
    2022-11-7 15:13
  • 签到天数: 3 天

    [LV.2]偶尔看看I

    3#
    发表于 2020-4-11 20:42 | 只看该作者
    谢谢楼主分享的pads学习笔记。
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