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  • TA的每日心情
    开心
    2019-11-20 15:00
  • 签到天数: 2 天

    [LV.1]初来乍到

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    1#
    发表于 2020-4-7 11:02 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    x
    1 L5 G, `* Y& Q, ]# `
    " t) O  N6 x' U
    1,layout中某些元件/文本选不中时,ctrl+alt+F,把相应的层勾上就可以了。5 g& X& v8 R1 J" u' ?

    6 H3 @9 [0 m  `! n. k9 _- K2. 所有元件增加value小技巧:选中相应器件,右键proprietary,label,会同步一堆,然后attribute中选value,就可批量显示value文本了。( i% y5 k5 C4 p
    $ j  h3 g# m) ~/ q: n8 g$ ^
    3.pcb 封装drill 旁边的plated 选项含义:
    * z1 P; T) b; r+ I: U  孔金属化,即孔壁沉铜以导通上下层
    # M6 }$ g9 m5 K$ w1 q; J% B- J: ^# S' F9 u  g+ l$ ~
    4.原理图同步到pcb后元件不能进行布局。原因是开了drp,处于保护状态,命令框输入dro即可进行布局。2 y/ |; _4 R, ]

    / n1 f8 G$ I/ U5.大电流的电源线可以通过画覆铜框的直接用铜皮代替走线。
    $ T; C7 G( e" C- t$ M& u% C, x* ]! x& T" q1 \, B/ V, E
    6.通常要在板子闲置的地方打很多过孔,减少地平面之间的阻抗。
    % P- T/ @# o% ~/ m) E2 k0 j+ `1 O0 V4 o! b& x( M2 s+ E7 Q
    7.画原理图封装,低电平有效的pin 命名要显示上划线。可以在命名时用“\+管脚名”,得到这样的效果2 }$ ?% P) O) f

      P5 V( {" N: O8.原理图eco到pcb更新后,发现无法添加独立过孔了。检查design rules,过孔都有添加进去,添加独立过孔时对跳出来的弹框忽略掉,右键选择net,选择gnd网络,and via,就可以加了,点确定反而加不上去6 W7 r& W0 y. J* n, Z. q; B
    ' S. O- l( u* M8 l! \- o- f7 [
    9.1.0mil = 0.025mm
    ; t' x2 n" ^" x; a1 D4 V& b+ }5 W25摄氏度,1oz铜厚,1mm(40mil)走线最大可承受3.5A电流1 }# s6 \  Q  i+ `! `; R

    ; h) d  B1 n: C. i; G6 P5 K/ [10.layout 覆铜,同一层如果有一个全局的覆铜边框(GND),里面局部(电源)画覆铜边框,发现覆铜没有用,可以通过调整优先级来解决,
    ! ?) [% [2 n# u+ B/ ?" L' u! m4 s& K比如局部的电源覆铜边框优先级为1,全局的GND覆铜优先级为2,这样就可以看到局部覆铜成功了。

    该用户从未签到

    2#
    发表于 2020-4-8 18:15 | 只看该作者
    谢谢楼主分享的pads学习笔记。
  • TA的每日心情
    开心
    2022-11-7 15:13
  • 签到天数: 3 天

    [LV.2]偶尔看看I

    3#
    发表于 2020-4-11 20:42 | 只看该作者
    谢谢楼主分享的pads学习笔记。
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