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FPGA原理和结构 2人参与	baqiao 2022-3-21 10:54	2 203	uiabluqp 2022-3-21 15:29
fpga和上位机通信用什么接口 3人参与	choose521 2022-3-21 10:12	3 198	land 2022-3-21 13:59
如何使用AG256实现EPM240同样功能（Altera的PLD芯片） 2人参与	xujian343383 2022-3-12 20:27	4 223	xujian343383 2022-3-21 13:27
FPGA主要应用在什么地方？ 2人参与	nocturne 2022-3-21 11:19	2 170	purpose_857 2022-3-21 13:25
学习FPGA可不可以先学习他的软件部分，然后再慢慢往硬件上渗透？ 2人参与	domenica 2022-3-18 18:39	2 251	Lindberge4 2022-3-18 21:53
记得有人说,说FPGA是专门设计数字电路的一款芯片,有很多的硬件接口,是这样的吗? 2人参与	qUzalq 2022-3-18 16:12	2 191	uperrua 2022-3-18 18:25
FPGA设计的电路速度指什么？？ 3人参与	fuu65iwi 2022-3-18 15:36	3 248	peerless2021 2022-3-18 16:28
FPGA是什么？是一种芯片？用VHDL，verilog写的是什么，叫不叫程序？ 2人参与	hfiwioq 2022-3-18 14:46	3 211	aid4her 2022-3-18 15:41
Pattern功能检查数据传输错位 2人参与	oponi 2022-3-18 13:58	2 176	ESCAPE 2022-3-18 15:40
产生一个时序时长为0.1s的脉冲，有没有什么实现思路呢？ 3人参与	peerless2021 2022-3-14 09:24	4 187	cindy01 2022-3-18 14:22
fpga高速接口有哪些lvds 3人参与	MrL1 2022-3-18 09:57	3 316	oewqe 2022-3-18 13:39
VCS_Lab_Guide.pdf 21人参与 ...2	House 2019-2-25 08:30	22 2339	mm364724408 2022-3-18 10:06
FPGA的管脚绑定 2人参与	itch 2022-3-17 13:30	2 236	rergr 2022-3-17 15:23
485接口性能怎么提升 4人参与	dream123 2022-3-17 11:21	4 269	purpose_857 2022-3-17 13:59
关于verilog代码在FPGA上实现的问题 3人参与	choose521 2022-3-17 09:58	3 200	dsgh 2022-3-17 13:19
数字集成电路设计 -- 简单实现除法器的verilog 2人参与	uperrua 2019-8-12 15:26	2 894	whywhy10 2022-3-17 10:21
请问谁有spyglass的gui操作文档？脚本输出结果的应该看哪个report呢？ 3人参与	someone 2022-3-17 09:24	3 275	elephant_ 2022-3-17 10:19
cpld与fpga工作原理 2人参与	oponi 2022-3-16 14:38	2 192	Blah 2022-3-16 15:32
问一个控制电路通断的电路,用三极管或场效应管实现 4人参与	we_happiness 2022-3-16 13:29	4 223	unfaithful2021 2022-3-16 14:32
FPGA如何写入程序 3人参与	MrL1 2022-3-16 10:03	3 247	rergr 2022-3-16 14:15
为什么DC综合后的时序报告会有这么多的warning，应该怎么改脚本 3人参与	peerless2021 2022-3-16 09:41	3 499	fuu65iwi 2022-3-16 13:16
同步双端口sram同时对一个地址读写 3人参与	purpose_857 2022-3-15 13:32	3 229	whatever_ 2022-3-15 15:14
VHDL中的例化元件和FPGA是什么意思呀？ 4人参与	itch 2022-3-15 13:56	4 324	oewqe 2022-3-15 15:10
普通FPGA和带arm核心的FPGA有什么区别，arm能提供什么优势 3人参与	choose521 2022-3-15 10:13	3 175	opipo 2022-3-15 13:36
fifo输出的data_valid控制信号，作为下游模块的输入时 3人参与	li205212021 2022-3-15 09:31	3 230	qian211111 2022-3-15 10:28