请教个FPGA和其他芯片对接的问题

ych634227759

seawolf1939 发表于 2014-1-7 23:15
上拉一下吧，我记得以前玩SPARTAN3的时候上电初始化配置的时候管脚是3态的

好的，那我把PWRDWN管脚上拉，同时PWRDWN和FPGA的I/O管脚连接。

helloyoung2008

给你正解：
1. 需要确认两边电平是否匹配，如果相同电同，直接连上去。
2. 需要确认视频解码芯片PWRDOWN管脚内部是否有下拉电阻，如果没有，外部必需要加一个下拉电阻，用于刚上电时给PWRDOWN电平状态。因为FPGA管脚刚上电时是三态的！直到FPGA 从Flash里面加载mcs文件并运行，这个管脚才有电平状态！

part99

helloyoung2008 发表于 2014-1-8 22:56
2 |& ]0 P' e, C' f9 Y8 _. H! x9 Q给你正解：
1. 需要确认两边电平是否匹配，如果相同电同，直接连上去。
2. 需要确认视频解码芯片PWRDOWN ...

赞同，板级设计的高手！

ych634227759

helloyoung2008 发表于 2014-1-9 11:56
& H5 R9 V6 g2 a4 I给你正解：
* l  ~/ k9 L4 q1. 需要确认两边电平是否匹配，如果相同电同，直接连上去。
2. 需要确认视频解码芯片PWRDOWN ...

不错，多谢！这个pwrdwn是低电平有效，且无内部上拉。FPGA和解码芯片都是LVCMOS3.3V，所以电平是一样的。FPGA上电的时候管脚处于三态，所以可以将解码芯片用4.7KΩ上拉，让它在上电时处于工作状态，接着再由FPGA来控制是否休眠，也就是给予PWRDWN管脚低电平。是吧？？

helloyoung2008

  H5 v  v2 [+ m. h5 S

ych634227759 发表于 2014-1-9 15:37
不错，多谢！这个pwrdwn是低电平有效，且无内部上拉。FPGA和解码芯片都是LVCMOS3.3V，所以电平是一样的。 ...

( n* k6 J- D- m6 y, K& E$ I3 j5 V
是的。