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关于FPGA中的DDR3设计

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1#
发表于 2013-12-9 21:07 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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想请教大神关于FPGA手册中的这2个句子有什么区别吗?一个是4:1 Memory Controller,还有一个是2:1 Memory Controller。

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发表于 2014-4-8 08:25 | 只看该作者
4:1 ratio between FPGA core and I/O clock rate.
; @* u; M1 O0 D; ~" M3 O7 G! r( U, ~& E' e/ I+ ~  y" g7 }
詳見下列 Xilinx Virtex 7 技術文檔!0 ], W4 `, _8 U& L$ D

  G+ U1 H- j* c, x8 Z# V+ L

QDRIV_SRAM_Xilinx_Virtex_001-91218.pdf

1.56 MB, 下载次数: 196, 下载积分: 威望 -5

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发表于 2015-6-29 18:55 | 只看该作者
超級狗 发表于 2014-4-8 08:34
( s7 f  Q( _5 m' u( H另一篇 Xilinx 7 Series 的技術文檔︰
" A- n, S  x1 q3 I8 U' TClock and data rate adaptation between the I/O signals and the  ...
  D) k- u! t3 q& d. `2 {/ H
版主,关于FPGA的硬件设计有2个问题不明白,还望指教:1 g' i: v, j6 Z/ m
问题1 :使用FPGA外挂DDR2的时候,可否使用通用IO口连接??(专用的一路DDR接口已经用了,可是还需要外挂2个呀). z, Z) c/ C2 h2 {5 v
问题2 :查看过很多的XILINX的FPGA硬件电路图,发现其VCCO_#都没有放置小的去耦电容(例如104电容),而是同一个BANK的多个VCCO_#引脚放置一个大电容(例如100uF、50uF等等),难道,这些引脚内部集成了去耦电容吗??datasheet中怎么没有找到相关容呢??求指教,多谢论坛大神。。感谢感谢% l; R! W& ]. s

点评

支持!: 5.0
额,,我说的也不是这个帖子的内容,,只是最近做设计碰到了类似的问题,,伤脑筋呀,,用的片子是Zynq 7000,,  详情 回复 发表于 2015-7-4 00:25
支持!: 5
挖哩咧~隔了一年才來問,所有的文章我還得重看一次。有高手請先解救這傢伙一下。@_@  发表于 2015-6-30 10:20

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发表于 2013-12-10 09:17 | 只看该作者
ych634227759 发表于 2013-12-9 20:13
+ H* b& b2 [9 f, s# g4 B1 f+ J& w非常感谢您的回答,我想问下Xilinx最新推出的Kintex 7系列的FPGA能输出533MHz的时钟给DDR3工作,让它的读 ...
5 F6 y' v3 _2 R) s) E; e$ o
我觉得这个速度不高,按照它的工艺,ddr3-1600也没问题,只是,他们可能认为1066的带宽已经足够用了而已。

点评

支持!: 5.0 反对!: 5.0
被吐槽了吼~^_^  发表于 2014-4-9 10:20
支持!: 5 反对!: 5
非常感谢!FPGA手册中的哪个数据对应的是最大输出时钟啊?找了好久也没找到、、、  发表于 2013-12-10 09:48

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3#
 楼主| 发表于 2013-12-9 21:09 | 只看该作者

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4#
发表于 2013-12-10 07:08 | 只看该作者
DDR控制器复用,可以接不同的类型内存。

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5#
 楼主| 发表于 2013-12-10 09:13 | 只看该作者
part99 发表于 2013-12-10 07:08# l- s8 G# n/ E: j- T% j
DDR控制器复用,可以接不同的类型内存。

5 S( e2 f- t, f3 ]% v6 k非常感谢您的回答,我想问下Xilinx最新推出的Kintex 7系列的FPGA能输出533MHz的时钟给DDR3工作,让它的读取速率达到1066Mbps呢??这个时钟是不是有点高了????

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7#
发表于 2013-12-12 17:58 | 只看该作者
K7 FPGA不同速率等级支持的DDR3速率存在不同,HR和HP Bank支持的速率也不一样。在支持到1600速率的时候,其IPCore不支持dual Rank的8GB容量DIMM条。在K7的DDR3这里有很多坑啊,建议认真看它的手册。我被埋在坑里很长时间了……

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8#
 楼主| 发表于 2013-12-12 18:53 | 只看该作者
xanthecrab 发表于 2013-12-12 17:58) U2 {* Y& ^+ G# \
K7 FPGA不同速率等级支持的DDR3速率存在不同,HR和HP Bank支持的速率也不一样。在支持到1600速率的时候,其 ...

/ ?; C; Z+ Q: b0 L非常感谢您的回答,有空一起交流,我也在搞K-7设计,我QQ:634227759

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9#
 楼主| 发表于 2014-4-7 23:38 | 只看该作者
xanthecrab 发表于 2013-12-12 17:58! a6 H$ N4 n+ d5 |8 E7 S
K7 FPGA不同速率等级支持的DDR3速率存在不同,HR和HP Bank支持的速率也不一样。在支持到1600速率的时候,其 ...
$ X! }- m; w" y0 ~
请问您的板子调试完了吗?我现在设计差不多了,可以有空交流交流吗?感激不尽!

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11#
发表于 2014-4-8 08:34 | 只看该作者
另一篇 Xilinx 7 Series 的技術文檔︰9 W2 n$ V+ R% {' u% P& a
Clock and data rate adaptation between the I/O signals and the Memory Controller logic because the FPGA core clock frequency is either 1/2 or 1/4 of the I/O clock.% k9 B3 I3 ]+ `! i3 x- u
' _9 x$ @% \- {6 l2 x+ D% n! G" ]

GSIT-IP-Port-7Series-ProductBrief.pdf

45.64 KB, 下载次数: 41, 下载积分: 威望 -5

点评

版主,关于FPGA的硬件设计有2个问题不明白,还望指教: 问题1 :使用FPGA外挂DDR2的时候,可否使用通用IO口连接??(专用的一路DDR接口已经用了,可是还需要外挂2个呀)[/backcolor] 问题2 :查看过很多的XILINX  详情 回复 发表于 2015-6-29 18:55

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12#
发表于 2014-4-8 11:50 | 只看该作者
2:1和4:1是memory(比如DDR3)的时钟频率和memory控制器频率之间的比率,这样可以降低memory用户接口的最高时钟频率。2:1的比率下,用户接口的数据总线宽度是memory的4倍,4:1的比率下,用户接口的数据总线宽度是memory的8倍。

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13#
 楼主| 发表于 2014-4-9 08:45 | 只看该作者
超級狗 发表于 2014-4-8 08:251 C: z+ d  E& M7 N
4:1 ratio between FPGA core and I/O clock rate.
5 ]- s. H+ }8 T
- L1 n# }9 G, }& J' }詳見下列 Xilinx Virtex 7 技術文檔!
* v+ b# H* Z6 s! I& \4 ^8 V# i: e: S
非常感谢!

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14#
发表于 2014-5-6 17:18 | 只看该作者
lvsy 发表于 2014-4-8 11:50
# c$ }& S( D: z( O' @2:1和4:1是memory(比如DDR3)的时钟频率和memory控制器频率之间的比率,这样可以降低memory用户接口的最 ...

5 K* J- V; e) V学习了!

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15#
发表于 2014-6-27 11:09 | 只看该作者
指的是FPGA时钟速率和内部时钟速率的比值。
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