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[Cadence Sigrity] PowerDC 仿真是提示错误

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1#
发表于 2013-10-16 17:42 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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PowerDC 仿真是提示错误,
# y& [7 w, Z1 ]9 ~/ u6 M; Z
3 Z2 A0 y* r4 y, Q& @在check errors/warnings时提示如下warning:
2 d: P8 t/ t9 K  [5 ZWARNING [Open Net]: Net GND contains two or more disconnected sections.: |+ X! u8 r6 X2 |
请教一下,这可能是什么原因。

该用户从未签到

2#
发表于 2013-10-21 23:46 | 只看该作者
I think you need to check the spd file at high desity connection region for Power and Gnd net plane, , L9 t; H6 b# w  d7 q  N  q% W- {, z
because spd file maybe have big clearance on gnd & power plane cause the Open isssue but the layout file is still correct without open issue (or big clearance inner plane layer). please zoom in at high desinty region to check whether power or gnd plane is open issue.  ; R# C7 J4 ?7 u9 b# H$ {6 h

6 s% s, r7 Y. M% Cthis case is flip chip substrate case right ?

该用户从未签到

3#
 楼主| 发表于 2013-10-23 11:38 | 只看该作者
thank you,& u2 L4 ~9 \0 \3 j$ W% {
I have corrected it now.
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