FPGA不能实现逻辑

thinkzero

       做了块儿电路板，板上有一块stratix II FPGA,有两种配置方式AS和JTAG. 写了非常简单的代码，将一个管脚（标示为A)置低，该管脚所在bank电压2.5V，代码烧录AS和JTAG都没有报错，测试置低的管脚电压约为2.2V.
, S" W1 a# x9 M& k% q      针对问题又做了下面测试
       1. 将A管脚置1 .
       2. 不用A管脚，在软件里的unused pin设置里设成输出接地 。
       3. 将B管脚置1和置0，B管脚的电压始终为1.6V左右。
       测试上面的情况A管脚电压任然为2.2V左右。
3 T1 p2 u9 m7 @; m       为什么不能实现配置逻辑呢？请问大家这个可能是什么原因？初次做板，希望大家多多指点，不剩感激。
6 L6 A+ p: ]7 i6 c1 o

thinkzero

补充：B管脚所在BANK电压标准1.8v

zgq800712

电路图和代码发上来看看。
可能是电路设计问题，或是PIN分配搞错了，又或者是逻辑被优化掉了。
2 B. l/ k. U1 H# y' `. H什么也没有，谁也不好说。

thinkzero

zgq800712 发表于 2013-8-14 08:20
电路图和代码发上来看看。
4 T7 s, |8 f) F# ?5 h" E0 B可能是电路设计问题，或是PIN分配搞错了，又或者是逻辑被优化掉了。
什么也没有 ...

1 Y/ |* C8 c$ E& o8 f. u+ M( j代码如下和相应电路截图
library ieee;
use ieee.std_logic_1164.all;
entity test is
port ( clk :in std_logic ;
& i: W4 q5 g- Z/ U: b+ N1 ]  j' l' _        c ,k_nut std_logic);
) O" v8 v3 e1 O% r/ {7 ^0 \; _end test;
architecture test of test is

begin
. W8 K3 H; ?: o% Q c<='0';
. J+ F+ E8 e% i# M9 u  B k_n<='0';
, _0 d+ o* i9 q- |* |, i8 _. {end test;

thinkzero

thinkzero 发表于 2013-8-14 17:20
代码如下和相应电路截图
9 K0 g$ M- j$ a& `library ieee;
# G! g' a$ m6 Uuse ieee.std_logic_1164.all;

2 V. M) @1 x9 R; r5 O0 g补充下：
& z$ N6 o. y  U$ T        管脚配置忘截图了。如果没有分配正确，那么应该在unsed pins 里面会被置成地。

zgq800712

thinkzero 发表于 2013-8-14 17:22
, Z0 T, }- ?! a1 `补充下：
        管脚配置忘截图了。如果没有分配正确，那么应该在unsed pins 里面会被置成地。

, z1 y( U* v& I7 Y7 t! _7 u, z1 Z
你那个可能会被优化掉，你看下RTL视图，是不是对的。
3 }$ m9 f2 s. _' M
thinkzero.rar (237 Bytes, 下载次数: 2)

2013-8-15 08:42 上传

点击文件名下载附件
下载积分: 威望 -5

用我这个verilog试下，和你这个端口名称多一样。
用AS下进去在上下电，还不行的话，看下配置引脚对不对，可能你接错了。

thinkzero

zgq800712 发表于 2013-8-15 08:46
你那个可能会被优化掉，你看下RTL视图，是不是对的。

首先谢谢zgq800712
8 M, R; B) }; {: A        你给的代码还没有试，今天测试了conf_done 信号，始终为低，电压几乎为零。
        检查了电路连接，使用了10K上拉。从这个角度可以明白为什么会出现不能实现任何逻辑，因为FPGA始终处在配置状态，没有进入用户状态。只是不知道为什么conf_done 不能在配置后拉高？

zgq800712

thinkzero 发表于 2013-8-15 23:01
首先谢谢zgq800712
/ n6 U( g* s2 L6 N, r3 N6 N        你给的代码还没有试，今天测试了conf_done 信号，始终为低，电压几乎为零。
...

还是看MSEL脚电平吧，不会是上下拉多上了，固定在1/2 VCCIO 。。。。

thinkzero

zgq800712 发表于 2013-8-16 08:06
5 Y# x" o  M6 ?+ b6 }2 ~8 l还是看MSEL脚电平吧，不会是上下拉多上了，固定在1/2 VCCIO 。。。。

, u$ t! Z  V7 y  z3 V5 p问题解决：
2 e2 {' L6 V5 N6 {' ~       通过conf_done发现n_config始终为低，然后发现重载按钮将N_CONFIG始终拉低，四角按钮封装方向有误。按钮重新焊接后FPGA能实现逻辑，通过signal tap II检测逻辑功能能正常。谢谢帮助！

gaoxings

顶顶