FPGA不能实现逻辑

thinkzero

       做了块儿电路板，板上有一块stratix II FPGA,有两种配置方式AS和JTAG. 写了非常简单的代码，将一个管脚（标示为A)置低，该管脚所在bank电压2.5V，代码烧录AS和JTAG都没有报错，测试置低的管脚电压约为2.2V.
# Q. O0 \* M, G5 C' }' B0 @      针对问题又做了下面测试
1 }, s" i. \3 f) U& x# c2 K5 r4 S       1. 将A管脚置1 .
       2. 不用A管脚，在软件里的unused pin设置里设成输出接地 。
       3. 将B管脚置1和置0，B管脚的电压始终为1.6V左右。
( ~& _4 N$ h0 j/ M( G- p       测试上面的情况A管脚电压任然为2.2V左右。
5 H! w2 k$ F9 T       为什么不能实现配置逻辑呢？请问大家这个可能是什么原因？初次做板，希望大家多多指点，不剩感激。
9 L" }7 L5 F: \6 n. f0 b! U

thinkzero

补充：B管脚所在BANK电压标准1.8v

zgq800712

电路图和代码发上来看看。
$ u9 I$ E. }) T: X: _( x. `: y可能是电路设计问题，或是PIN分配搞错了，又或者是逻辑被优化掉了。
什么也没有，谁也不好说。

thinkzero

zgq800712 发表于 2013-8-14 08:20
电路图和代码发上来看看。
可能是电路设计问题，或是PIN分配搞错了，又或者是逻辑被优化掉了。
什么也没有 ...

0 {/ @* U0 T7 i4 ?' }( K( p9 u8 O代码如下和相应电路截图
library ieee;
use ieee.std_logic_1164.all;
3 g) |: g% A* \/ t: rentity test is
, B; @+ r$ j# E. Eport ( clk :in std_logic ;
        c ,k_nut std_logic);
end test;
architecture test of test is
6 Y6 r  w  e/ Z; J- f! k
/ G, s( ^' W. R4 z) ibegin
c<='0';
k_n<='0';
1 L+ _9 J% F% C2 N5 Z! hend test;

thinkzero

thinkzero 发表于 2013-8-14 17:20
代码如下和相应电路截图
library ieee;
$ Y5 ^: J# x% Y5 |4 M/ kuse ieee.std_logic_1164.all;

补充下：
        管脚配置忘截图了。如果没有分配正确，那么应该在unsed pins 里面会被置成地。

zgq800712

thinkzero 发表于 2013-8-14 17:22
补充下：
        管脚配置忘截图了。如果没有分配正确，那么应该在unsed pins 里面会被置成地。

7 {+ `) Y$ j# Y/ ~9 s2 Z" B
你那个可能会被优化掉，你看下RTL视图，是不是对的。
6 D. S# w! A8 j) X- [
# F; b; g8 c/ ?. u6 j4 d thinkzero.rar (237 Bytes, 下载次数: 2)

2013-8-15 08:42 上传

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7 d" l; C3 F' A9 `( X. B: b1 \$ ^
2 u/ [+ I! j! {7 W5 n6 g用我这个verilog试下，和你这个端口名称多一样。
用AS下进去在上下电，还不行的话，看下配置引脚对不对，可能你接错了。

5 x" ~' Y# o$ E3 F% D0 ]1 N

thinkzero

zgq800712 发表于 2013-8-15 08:46
) p6 L. c9 ]. n+ P, c) O! k9 }* i你那个可能会被优化掉，你看下RTL视图，是不是对的。

首先谢谢zgq800712
        你给的代码还没有试，今天测试了conf_done 信号，始终为低，电压几乎为零。
" ]7 b# D6 x9 a+ j        检查了电路连接，使用了10K上拉。从这个角度可以明白为什么会出现不能实现任何逻辑，因为FPGA始终处在配置状态，没有进入用户状态。只是不知道为什么conf_done 不能在配置后拉高？

zgq800712

thinkzero 发表于 2013-8-15 23:01
首先谢谢zgq800712
        你给的代码还没有试，今天测试了conf_done 信号，始终为低，电压几乎为零。
. \/ M& j1 I' h ...

* |+ T2 c* i5 h5 r还是看MSEL脚电平吧，不会是上下拉多上了，固定在1/2 VCCIO 。。。。

thinkzero

zgq800712 发表于 2013-8-16 08:06
还是看MSEL脚电平吧，不会是上下拉多上了，固定在1/2 VCCIO 。。。。

问题解决：
       通过conf_done发现n_config始终为低，然后发现重载按钮将N_CONFIG始终拉低，四角按钮封装方向有误。按钮重新焊接后FPGA能实现逻辑，通过signal tap II检测逻辑功能能正常。谢谢帮助！

gaoxings

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