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Verilog中关于函数定义问题

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1#
发表于 2013-7-20 09:57 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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在Verilog中,定义函数时有位宽的定义,我想请教诸位大神,这个位宽是不是就是这个函数处理数据的能力,不定义可以吗?

该用户从未签到

2#
发表于 2013-9-4 11:31 | 只看该作者
位宽是这个,我的理解就是数据总线传输多少位的数据,你这个接收口input就要是多少位的位宽。例如:数据总线是8位的,那么这个input也要是8位的,或是说你的数据总线带有3位的操作码,你想取两次,那么就4位4位取之后合并。你所尽的处理能力,应该和我解释一样吧,不定义默认的是2位的吧,一般看实际情况选择定义
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