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allegro Design HDL原理图中的告警

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1#
发表于 2013-7-4 16:15 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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查看tools->markers->packager
' n; F  J( B" _) h可以看到以下告警信息; }; m* i5 ^& e- c4 w9 v: u1 `
WARNING(SPCODD-357): The VCC3V3_OSC signal in the property POWER_GROUP=VCC=VCC3V3_OSC of the instance @ISHDT_LIB.ISHDT(SCH_1)AGE5_I25@XXXX_LIB.XXXXX_MODULE(SCH_1)AGE14_I113@XXX_INTERFACE.DS90LV017(CHIPS) is not global or is not present in the design.; b8 I" [* O+ a0 e
        Add the signal name to the POWER_GROUP property for the instance or declare the signal as global.
/ R6 r, h8 ~7 |3 Z2 {9 b7 v& q6 C# ^2 K' j
电源网络这个是啥告警呢?使用的是那种没有电源管脚的原理图符号,电源 地是在属性里填写的那种。
6 S% L/ n7 I& p8 ^; o$ e/ z9 b

该用户从未签到

2#
发表于 2013-7-10 08:47 | 只看该作者
Add 一个 电源symbol,在Attributes里将 HDL POWER 设置为VCC3V3_OSC,若没有这个属性直接手工添加0 F. E: |2 o" G; k) x( U7 H1 O
) j7 m3 }: O$ O- W- t3 G
将一段wire连接到其上,对wire单击右键若出现 signal  VCC3V3_OSC\g,OK!
& e6 C" F0 y+ `: q; C: k' w3 U4 R5 E. v" k
你已经成功的设置了一个global net:VCC3V3_OSC
5 b  i3 Y- f/ b& o/ ]
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