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差分对的两条线能画在两个不同层不?

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1#
发表于 2013-6-24 10:48 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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         四层板,TOP-GND-POWER-BOTTOM  差分对一个画top层另一条画bottom层 能行不?

点评

反对!: 5.0
反对!: 5
觉得这样不行的  发表于 2013-6-24 15:59
哪有你这么设计的?你走差分线直接用软件设置就好,两根一起拉就好!你走在不同层真没见过这样的设计。  发表于 2013-6-24 12:32

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发表于 2022-3-25 17:18 | 只看该作者
的确有这样设计的,但是应该受限于频率高低,我见过NFC的一个测试仪器就是一根在TOP一根在BOTTOM,做50欧的阻抗,这套仪器是NFC测试行业NO.1的厂商后被NI收购,可见是有一定权威性的

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发表于 2022-3-29 10:14 | 只看该作者
建議同層,除非原廠建議一定要非同層。~~

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发表于 2022-6-16 11:45 | 只看该作者
跟着大佬学习相邻层差分布线。

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2#
发表于 2013-6-24 11:23 | 只看该作者
这么走不蛋疼吗,临层可以,隔了两层不行。

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3#
发表于 2013-6-24 12:20 | 只看该作者
差分对要求走在同一层;并且要考虑等长、Z抗。三个基本一定要做。

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4#
发表于 2013-6-24 12:38 | 只看该作者
有的差分线由于IC及布局的原因实在是没办法走在同一层,我的6层板就走在top和第3层。好像是不能走相邻层吧。
7 g, v5 k% A% z# p, s  ]" F9 a/ D

点评

不按规则;稍微跑高一点;你会惊讶  发表于 2013-6-26 14:39

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5#
发表于 2013-6-24 16:34 | 只看该作者
如果速率不高,看按一般阻抗线走行不行?可以试试!!!

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6#
发表于 2013-6-25 09:56 | 只看该作者
有这样设计的,但是要求在同层回流,很难做到,否则违反差分原理。

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7#
发表于 2013-6-25 14:03 | 只看该作者
差分是为了啥?这样设计还要差分干嘛

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8#
发表于 2013-6-25 17:53 | 只看该作者
没听说过这样的设计。。

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9#
发表于 2013-6-26 14:02 | 只看该作者
simplees 发表于 2013-6-24 12:20
( {2 J7 Y% X7 X差分对要求走在同一层;并且要考虑等长、Z抗。三个基本一定要做。

/ p8 M( g1 o8 f3 ]( ]4 l+ e1 k走层间差分也是可以的. - L. o. o& u, e1 a
不过在TOP/BOTTOM 是不可能的.

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10#
发表于 2013-6-26 14:28 | 只看该作者
个人觉得,如果速度不是过高,你可以分开走,都参考同一参考平面。等长控制好就OK。因为我曾经看过一篇文章,说差分对的间距可以很大……一般更多的是要求等长,连续参考平面

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11#
发表于 2013-6-26 16:56 | 只看该作者
低速无所谓,你想怎么走都行,高速就有要求了,等长还是等距。
  • TA的每日心情
    开心
    2025-4-23 15:51
  • 签到天数: 41 天

    [LV.5]常住居民I

    12#
    发表于 2013-6-27 11:48 | 只看该作者
    绝对不可以隔层的。5 n4 Y, u2 |$ t5 \3 m# r" n$ ]
    但是能不能临层,我也很纠结,绝大多数人说差分必须走在同一层,但是请看下图。" k3 G' _% G4 [! V- t
    我不知道这是不是差分线模型!

    cfx.png (69.85 KB, 下载次数: 1)

    临层差分

    临层差分

    该用户从未签到

    13#
    发表于 2013-6-27 12:40 | 只看该作者
    scofiled 发表于 2013-6-27 11:48 ; O: j( w4 z2 Q/ V8 m, J3 }& p2 p% r) G
    绝对不可以隔层的。% @' V4 E5 _, `1 L/ _3 X
    但是能不能临层,我也很纠结,绝大多数人说差分必须走在同一层,但是请看下图。2 K4 |; @; S7 A- R6 H" g7 G% g0 C
    我不 ...

    ; p4 r) e! K8 N: _; H这当然也是一种可作为differential trace的布线方式,不过相比较于edge coupled,broadside coupled在very high speed以及pcb 制作上,以及抑制noise都不好。
    . }: u# r# R  a  t$ |# a2 `. P6 D1、正常broadside coupled striplines需要route在vdd and vss之间,signal trace必须经过vdd,这样很容易拾取vdd plane的noise
    9 U, t) q5 I6 U  c& m5 I2、若上下都是vss,这就要增加layers以及cost; m4 ^& R% R1 P/ b
    3、pcb板厂精确对齐adjacent signal layers也是有工艺要求的,否则小的偏差会改变differential impedance。' H5 v& w( y( R; r  u5 C
    4、非紧耦合的differential trace在受到common noise干扰时,受影响的程度会不一样,差分性能就下降了阿。1 d. V2 V9 w% @" O1 ^

    8 n0 g0 S3 Q" ?9 d$ V所以不得已是不会在adjacent(相邻层)或者separate(隔层) layers上走差分线的,ls有位说得对阿,低速且不是low voltage时可以勉强用。0 \; K6 z! l% |" v$ e

    7 H4 e3 k/ u& i7 @+ _8 p. ^一家之言,欢迎拍砖。

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    参与人数 1贡献 +10 收起 理由
    lap + 10 很给力!

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    该用户从未签到

    14#
    发表于 2013-6-27 13:46 | 只看该作者
    本帖最后由 lap 于 2013-6-27 14:10 编辑 ( P- ?$ c9 x' y  C

    + K& `8 q! }/ e+ U8 J  邻层走差分也是可以的。从立体角度来看的话,邻层走差分也是没有问题的,只不过中间隔了一层介质,其他因素都没有变化。如果一定要走在邻层的话,需要考虑这对差分线的参考平面,严格对称性。对工艺要求比较高。
    & e9 b7 M. K+ a9 a- S+ ?1、如果叠层是对称的,并且信号参考层都为GND的话,这样两根线的回流路径及参数基本都是一样的,但如果制板工艺控制不严格,很可能会影响差分线的性能。
    / }& k/ h/ g7 N3 G% q2、如果叠层是对称的,并且信号参考层都为PWR的话,这样两根线的回流路径及参数不一定是一样的,要看具体去耦电容的位置才能决定其回流路径,同样也会想楼上说的一些干扰因素在里面。
    , u( c) E, t, B; u" g3、如果是对称参考层不同的话,一个信号参考层为GND,另一个信号参考层为PWR的话,这样的两根线的回流路径是不一样的,是会有影响的。参考GND的信号回流自然很容易回流,但是参考PWR层的信号就不一定了,需要根据去耦电容放置的位置来确定它的回流路径,这种做法的影响是比较大的。不建议采取。

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    参与人数 1贡献 +5 收起 理由
    anjisuan + 5 够全面的啊

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    该用户从未签到

    15#
    发表于 2013-7-24 15:23 | 只看该作者
    听过,可是还没坚果 这么走得
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