找回密码
 注册
关于网站域名变更的通知
查看: 2307|回复: 4
打印 上一主题 下一主题

新人请教大神一个问题,关于FPGA外围电路设计时,FPGA管脚怎么分配

[复制链接]

该用户从未签到

跳转到指定楼层
1#
发表于 2013-6-10 15:01 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

EDA365欢迎您登录!

您需要 登录 才可以下载或查看,没有帐号?注册

x
比如,我外围电路有一个SDRAM芯片,它有地址线和数据线,这些地址线管脚与FPGA的IO口相连时是随意分配的吗?我看网上的一些教程,都放在一个bank2里面,但是其中有一个管脚放在了bank1里,这是为什么啊?到底应该怎么去分配这些管脚啊?求好心人帮帮我

该用户从未签到

2#
发表于 2013-6-10 16:50 | 只看该作者
本帖最后由 zgq800712 于 2013-6-10 16:52 编辑 5 n% ^! }# t& e; p& p( U0 r4 G
4 w8 b% T: k+ o+ I5 q* @0 i
一般来说没有关系, SDRAM 时钟你最好放专用的PLL时钟输出那里。. F7 ~, y$ S7 }1 F) d
对于大型的FPGA ,放同个Bank 应该有同个bank 布线长度短等优点吧。
# i5 g; Z# [& [( V* V+ ?1 n0 y5 ^- _1 O- ]% t2 c& f
DDR 就要放专门的 DQ DQS 等专用引脚上了,速度就上的去了,一些延时参数多可以调。
. L0 P$ l+ |" T+ `: [9 e+ ?altera是这样,Xilinx不知道,好像有人说xilinx的口全部多是高速口。
: ?  e# m% B- }! W/ Q6 u$ Z仅供参考。

该用户从未签到

3#
 楼主| 发表于 2013-6-10 19:20 | 只看该作者
zgq800712 发表于 2013-6-10 16:50
7 }, ?5 h' o4 u6 ?" a, X3 G$ c一般来说没有关系, SDRAM 时钟你最好放专用的PLL时钟输出那里。
9 K6 L4 |# d; x4 l8 M对于大型的FPGA ,放同个Bank 应该有同个 ...

+ @/ {9 G. x0 F( c谢谢你,我刚接触fpga,在这方面不太懂,想自己做一个最小系统,外围电路有sdram,sram,flash,晶震,电源,jtag,as下载口,复位电路,再加上个led和数码管,还有rs232和VGA,一般画几层板比较好啊,我就是对这些外围电路管脚分配很是模糊

该用户从未签到

4#
发表于 2013-6-10 22:00 | 只看该作者
pipiliang1228 发表于 2013-6-10 19:20 % d4 r$ Q: X- d/ S
谢谢你,我刚接触fpga,在这方面不太懂,想自己做一个最小系统,外围电路有sdram,sram,flash,晶震,电 ...

4 N( i8 m# A0 }$ @自己用,2层就好了。0 b% ]. Y0 S. M8 K) b% c
或者去网上看看,或者比自己做便宜的。

该用户从未签到

5#
 楼主| 发表于 2013-6-11 10:51 | 只看该作者
zgq800712 发表于 2013-6-10 22:00 3 ^# k: B7 @1 S+ f' ]% C3 c" h7 w& ^
自己用,2层就好了。; B2 y3 q$ E3 j: O
或者去网上看看,或者比自己做便宜的。

4 o+ M$ X2 T- V  v3 Q1 n5 C两层就可以啊?我还以为要好几层,我就是自己刚学FPGA,想自己做一个用用,顺便也学习一下,谢谢你为我解答
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

推荐内容上一条 /1 下一条

EDA365公众号

关于我们|手机版|EDA365电子论坛网 ( 粤ICP备18020198号-1 )

GMT+8, 2025-10-5 16:11 , Processed in 0.125000 second(s), 24 queries , Gzip On.

深圳市墨知创新科技有限公司

地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

快速回复 返回顶部 返回列表