PCB设计问题集（lesson 1）

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非常详细、实用的问题集，给各位需要的同学

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9 E/ E* b5 h, ^4 V( T' V
问：
感谢贵公司多媒体教程给我带来的帮助！
1 j5 {) z4 `* `! y我想请教您一个问题：
在设计准备中设置VIA、层、布线规则一节的多媒体中，
1.为什么有边界线还要对内层的外形线进行设置？
2.Layer_25是什么？为什么此外形线设为Layer_25？
( ^% U, r6 @8 g) b5 a3.我在其它地方看到“在做元件的时候焊盘定义里就要加上第25层”，
; N# E$ s: m! ^' ~6 ?1 L5 a+ J: @但在贵公司教程中做QFP-44P这个示例时并没有加，这是为什么，加与不加有什么区别？
5 c5 R7 D+ [! r# I- W  f请指教，谢谢！
答：
2 ]" G  q+ u0 f$ `有关您的问题回答如下：
在我们的多媒体教程1，2部中介绍了PowerPCB的层使用，以及我们推荐的层使用惯例。因为您没有资料，所以简单介绍一下：
$ _: M9 \1 ]( R! l3 I: [Layer_25层是内层负片设计时使用，用来做安全焊盘，注意只有DIP元件才需要，QFP等SMD表面帖装元件是不需要的。安全焊盘一般应该设置得比表面的连接盘大，如果您对负片设计不是很清楚，请阅读相关资料。
" _, b# F: X( V8 m为什么有边界线还要对内层的外形线进行设置？
* M% c" ]; R! z- e* E+ ~5 \这同样是对负片设计时的一种手段，加宽负片的外形边界线的作用，相当于正片设计时对外形边缘区设置布线禁止区域。

+ g: I9 n. [- `2 F- t3 f
问：
8 W/ P2 s3 ?: r您好！
  ^5 {2 @" b4 b, n: K: Q! `8 A7 c* y本人已做了Library:FTL.PT4文件和Netlist:training.asc文件但发现与你们的教程中不同和错误不能输入,请你能否将你们的教程中的Library:FTLPT4文件和Netlist:training.asc发给我做参考学习.谢谢!!
9 t* b6 {  U3 U* [4 F答：
感谢您的来信，有关您的问题希望您能够找到错误原因，如属于什么类型的错误等，才能真正有所提高。
按照您的要求我们将Traing.PCB送给您,您可以将所有元件存储到自己的库中,方法在教程中有介绍。
; C. {) _5 p; h! [: p. ?  U简要说明如下:选中所有元件/在右键菜单中选择SAVE TO LIBRARY/然后选择一个库就可以了。
有关NETLIST,您可以使用我们的数据与您自己的NETLIST相比较.使用NETLISTCompare命令,还可以输出一Netlist,使用Report功能。请尝试上述方法，如果仍然有问题欢迎来信提问。
注：上述所有操作在各相关教程中都有介绍，相信在阅读后续课程时您自己就可以找到答案了。

- v2 k. k* E0 e问：
! Y+ Y# S- W2 m1 m2 T请教怎样用你上次发给我的training.jop文件,输出Netlist training.asc文件.怎么在教程里看不到。
% H+ p2 U& n5 \: T答：
通过FILE/REPORT中/进行ASC OUT,在新出现的对话框中,选择POWERPCB NETLIST.就可以输出。同时注意POWERPCB 的NETLIST格式如果要想读入到您的设计中需要在最前面增加一行关键字,在第2部教程有介绍.。
2 R$ A, g# l8 r$ Y8 y/ X) W

问：
您好！
! V" S4 _0 N( w$ K4 e1 {/ g7 W5 i. b/ c" Q我已看完你们的第一部(元件设计标准/操作规程),觉的很好.在这里有一个问题:在制作元件时,测量元件间距为什么只能准确到小数点后1位(如:2.5)而不能到小数点后2位(如:2.54)请问这在那里设置。
, `, G% ]- ^+ n* Q答：
' v3 _9 P. ]4 B- _A：请进入SETUP/Preference/Auto Dimensioning，然后从General Settings 窗口选择 Text在新打开的对话框中将Precision的Linear一栏增加到2位或者是3位，这是小数点后的位数。请试试看，如有问题欢迎随时来信。
$ E" e! c1 v! ]1 }, M% s" l
- F" f6 a# H1 b5 T
问：
在powerpcb中怎么样直接放置(不用在EDITOR DECAL中做成元件)一个2*3的焊盘,内径1.5外径3的过孔。是不是都要在EDITOR DECAL中做成元件后再调入。
4 Z$ p7 p6 [2 j: N& a答：
只要有孔必须用元件，而且这是保证不出错误的最安全的方法。

. |1 A  @6 s: J! m# b
# V5 V5 s1 a5 X+ e问：
' ~  r$ `# p% H" h在powerpcb中画线是不是一定要有网络(鼠线连接)才能进行布线,没有鼠线连接可以直接画线吗?
- u( F& t" H9 g# S; `答：
在PowerPCB中只要有电气连接肯定会有NET网络(鼠线连接)，但是在ECO下面可以不加NET网络直接追Route。
( J% p  |' I0 s! v& u- m, [只适合简单的设计。在教程中有介绍。


+ p# S  l6 V; }" {7 z) {4 w! z+ i
7 y9 X; l5 r2 x( [问：
有时要画一条0.5的线,而在Rules/../recommended中设置是0.2,为什么在画线输入W0.5后,这一段是0.5而下一段又变成0.2是不是powerpcb中画线就是这样。
答：
这是因为Rules/../recommended中设置优先，所以请更改设置，会比较方便。
4 K6 {: y( {1 S3 e1 Y4 g" e9 ]


' G: c' C2 M6 u2 J* V! s0 Z! J0 @! }7 l问：
7 \4 n& y; H1 L我已经能够创建复杂的plane area, 但是，尽管我在该Plane area中放置VIA，热焊盘自动出现，但鼠线却不消失，同样的PCB图中，GND层的热焊盘却不出现鼠线，为什么？
' F+ O- L) H8 x& S答：
鼠线是否显示一般与VIEW/NETS中的设置有关,请看多媒体教程第3部中有介绍,再说,显示鼠线并不一定表示没有连接,只要VERIFY DESIGN中的内层与连接检查无错就可以完全放心。
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! X1 E" D2 }" D7 S问：
我希望在VCC层(Splix/Mixe)整个布+12V的Plane area,然后在其中一小块布+12S的Plane area如何操作。
9 D1 j$ ]3 x: @$ j答：
* o4 q; L/ j/ S( J7 Q一般可以通过下面两个途径实现：
正片使用COPPER POUR 功能,此时VCC层设置为普通的ROUTING 层即可。然后用COPPER POUR画，注意FLOOD设置。或者Splix/Mixe，注意LAYER 设置，是否将两个信号都ASSIGN了？另外外形是用AUTO PLANE SEPARATE 画的吗？
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问：
. M0 b2 Y! X$ e9 X& W- M& t. TPCB图中各种字符往往容易叠加在一起，或者相距很近，当板子布得很密时， 情况更加严重。当我用Verify Design进行检查时，会产生错误，但这种错误可以忽略。往往这种错误很多，有几百个，将其他更重要的错误淹没了，如何使Verify Design会略掉这种错误，或者在众多的错误中快速找到重要的错误?
答：
可以在颜色显示中将文字去掉,不显示后再检查;并记录错误数目。但一定要检查是否真正属于不需要的文字。

9 ~) j( N2 k$ g4 Z问：
$ B- ?" w- t: y/ c/ n& ]. B/ a- IPowerPCB提供了一些常用器件的封装，问题是：
9 u; {! R$ T5 h8 ^  c1. 我不知道封装的名字和实际器件的对应关系
+ ~5 \" x/ H' D( r, Q: J2. 似乎PowerPCB的名字和国际通用的元器件的封装名字不是一致的，PowerPCB用了一些简写，如何对应起来？
7 u3 a* C) i' P7 C) v7 M- e7 ]" F3. 一种封装对应好几种，如何选择？例如：SSOP8就有
　　SO8-opt
( ~: [' g8 M# c8 ~/ e" ?　　SO8M1
2 Z: I' Z: o# A/ n　　SO8M2
& Y$ u: Y$ w+ g- Z) a0 H4 N　　SO8NB
- n% @& y' m& ?* }! \/ r% [3 z　　SO8NBWS
2 y3 D4 A8 I5 G3 `　　SO8WB
　　...
答：　
0 P; h* @: E: g. k再次重申,最好不要使用厂商的库,应尽量自己建库.原因有多种,可以避免出错,虽然要多化些时间.
$ E6 f* [4 S* j5 ?各家起名都有自己的规则,该例是根据具体的封装命名的一般人不容易记住,而且是用英制,不太适合我们使用.
建议您根据元件资料,自己建立一个命名规则,慢慢建立自己的库.
Type 名用元件的封装名,Decal用自己的命名规则起名等.

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