DDR2信号线长度关系

笨笨.单

    我的DDR2 667，在做等长时，Datasheet要求控制线/命令线/地址线与时钟线的长度误差在100mil以内，数据线与DQS线的长度误差控制在100mil以内，而数据线与时钟线的长度要求则没有提及，请问我该如何来设定这个值呢？不同的数据线组之间的等长又有何要求？另外我看有的芯片会要求CMD线要比时钟线短，而不能比时钟长，这样的情况适应于所有的DDR2吗？

lduyongliang

你把所有的线长度都调到100mil之内就好了，50之内更好。

笨笨.单

lduyongliang 发表于 2013-1-2 23:02
; G2 D5 o! T+ }你把所有的线长度都调到100mil之内就好了，50之内更好。

差距太小，一是没有那么多空间，而是把有的原本短的信号线也加长，信号完整性和EMI，都会增加。所以，想在长度关系符合的前提下，控制在比较短的长度内

rx_78gp02a

既然芯片有规则说明，最好就按说明的来做，通用规则并不适用于所有的板子。对时序的要求当然是芯片制造商自己最清楚，虽然放大误差不一定不行。

willyeing

笨笨.单 发表于 2013-1-16 10:31
差距太小，一是没有那么多空间，而是把有的原本短的信号线也加长，信号完整性和EMI，都会增加。所以，想在 ...

" t8 C" b( p$ r9 X2 S5 Fddr2 667，数据组200mil以内，地址控制组与时钟1000mil以内，数据选通与时钟在200mil以内保证没有问题

lduyongliang

笨笨.单 发表于 2013-1-16 10:31
* l( c- e; c; B  T5 Q差距太小，一是没有那么多空间，而是把有的原本短的信号线也加长，信号完整性和EMI，都会增加。所以，想在 ...

xi  jin  ya,  

笨笨.单

lduyongliang 发表于 2013-2-5 15:00
xi  jin  ya,

4 W8 F% K. b# S& M) W* z3 k# c亮亮

cousins

其实如果你做了时序仿真的话 会发现DDR3
clk最短
- V3 |. W9 S7 l3 NADDR比CLK长300mil
DQS比CLK长200mil
: D1 E, J5 f* q+ s$ T( gDATA比DQS短100mil
3 K" ]+ `1 ~/ [7 S' }的情况下Tds Tdh MARGIN都会比较大
仅仅举例，这个rule不适用于所有的设计，毕竟IBIS中的package参数略有差异从而会造成skew的区别

eda-chen

cousins 发表于 2013-6-3 08:24
1 U6 K4 z% V% a9 }- p其实如果你做了时序仿真的话 会发现DDR3
4 x" r8 p1 C0 e: l6 G! hclk最短
1 u1 V1 v; ]6 d. B7 G  i  o9 GADDR比CLK长300mil

; T  x) ^: t. B5 s2 H1 A$ M$ e0 yDDR3里面DQS比CLK长200mil？？？呵呵，费解。。。。

cousins

eda-chen 发表于 2013-7-30 21:05
* g3 d/ h6 M/ A% n% N/ GDDR3里面DQS比CLK长200mil？？？呵呵，费解。。。。

clk可以走最长 也可以走最短
' A# y/ L9 W3 W* _8 W0 o+ K最短的方式同样可以满足时序，你要让data先到receiver，可以先让strobe offset一个周期
( N$ E: D0 k4 D  |. o长200mil相当于增加30ps正skew，在Tqh小于0.5ck的情况下 可以增加hold margin
5 q& c4 }, ~! X5 N9 Y8 p但是最短的方式有利于改善XT

/ j; j, D& w8 C) n( T/ t. Y