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[HyperLynx] DDR2信号线长度关系

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1#
发表于 2012-12-29 15:46 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    我的DDR2 667,在做等长时,Datasheet要求控制线/命令线/地址线与时钟线的长度误差在100mil以内,数据线与DQS线的长度误差控制在100mil以内,而数据线与时钟线的长度要求则没有提及,请问我该如何来设定这个值呢?不同的数据线组之间的等长又有何要求?另外我看有的芯片会要求CMD线要比时钟线短,而不能比时钟长,这样的情况适应于所有的DDR2吗?

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2#
发表于 2013-1-2 23:02 | 只看该作者
你把所有的线长度都调到100mil之内就好了,50之内更好。

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3#
 楼主| 发表于 2013-1-16 10:31 | 只看该作者
lduyongliang 发表于 2013-1-2 23:02
2 s2 h" f8 j: H你把所有的线长度都调到100mil之内就好了,50之内更好。
: Q  j% P% B: T1 |) x4 Z$ L& r, b
差距太小,一是没有那么多空间,而是把有的原本短的信号线也加长,信号完整性和EMI,都会增加。所以,想在长度关系符合的前提下,控制在比较短的长度内

该用户从未签到

4#
发表于 2013-1-17 01:00 | 只看该作者
既然芯片有规则说明,最好就按说明的来做,通用规则并不适用于所有的板子。对时序的要求当然是芯片制造商自己最清楚,虽然放大误差不一定不行。
  • TA的每日心情
    郁闷
    2025-4-28 15:02
  • 签到天数: 13 天

    [LV.3]偶尔看看II

    5#
    发表于 2013-1-21 11:55 | 只看该作者
    笨笨.单 发表于 2013-1-16 10:31 ; {6 A2 ?5 R+ x! i% @# W
    差距太小,一是没有那么多空间,而是把有的原本短的信号线也加长,信号完整性和EMI,都会增加。所以,想在 ...
    3 F' t( @8 X8 o" L
    ddr2 667,数据组200mil以内,地址控制组与时钟1000mil以内,数据选通与时钟在200mil以内保证没有问题

    该用户从未签到

    6#
    发表于 2013-2-5 15:00 | 只看该作者
    笨笨.单 发表于 2013-1-16 10:31
    " s* c- |) ^: t4 g# q7 h& r5 ^差距太小,一是没有那么多空间,而是把有的原本短的信号线也加长,信号完整性和EMI,都会增加。所以,想在 ...

      {$ F* F: x' V* A$ Rxi  jin  ya,  

    该用户从未签到

    7#
     楼主| 发表于 2013-4-24 17:04 | 只看该作者
    lduyongliang 发表于 2013-2-5 15:00
    ; x: ]7 U& [+ [! ?xi  jin  ya,
    ) {4 F/ V, m: `; P1 u
    亮亮

    该用户从未签到

    8#
    发表于 2013-6-3 08:24 | 只看该作者
    其实如果你做了时序仿真的话 会发现DDR3
    5 T/ N5 t  X, x+ h* S3 Oclk最短8 k" d4 z4 [, R0 m- G: B  M9 ^2 l
    ADDR比CLK长300mil
    " L3 a* V4 {) a: A2 p/ w% Z; q5 j" zDQS比CLK长200mil
    $ o: r) `7 {6 E7 B( t) v. M. JDATA比DQS短100mil8 {* {  S* ~  ^' s$ ^
    的情况下Tds Tdh MARGIN都会比较大
    % _2 T" a9 V; V& e' X仅仅举例,这个rule不适用于所有的设计,毕竟IBIS中的package参数略有差异从而会造成skew的区别

    该用户从未签到

    9#
    发表于 2013-7-30 21:05 | 只看该作者
    cousins 发表于 2013-6-3 08:24
    7 d& u( L& S# y* N" o其实如果你做了时序仿真的话 会发现DDR3
    * |! x" M; c, k3 `% kclk最短% A$ z- p$ ?2 C, \
    ADDR比CLK长300mil
    ! r5 x- [- y3 F7 u
    DDR3里面DQS比CLK长200mil???呵呵,费解。。。。

    该用户从未签到

    10#
    发表于 2013-8-7 07:40 | 只看该作者
    eda-chen 发表于 2013-7-30 21:05
    " n$ l1 K* u% y0 ^DDR3里面DQS比CLK长200mil???呵呵,费解。。。。
    / e  G9 o5 Q4 E) S7 _
    clk可以走最长 也可以走最短1 }, U7 S# C+ S+ i- M
    最短的方式同样可以满足时序,你要让data先到receiver,可以先让strobe offset一个周期
    5 C! x2 N3 x- T& y5 T+ \长200mil相当于增加30ps正skew,在Tqh小于0.5ck的情况下 可以增加hold margin( S! M7 J+ U% ]% V  D, j  Q& P5 a8 X
    但是最短的方式有利于改善XT) p4 I0 u  h1 ?9 g
    ' V  }. f6 E" h$ R5 L9 e
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