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[HyperLynx] DDR2信号线长度关系

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1#
发表于 2012-12-29 15:46 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
    我的DDR2 667,在做等长时,Datasheet要求控制线/命令线/地址线与时钟线的长度误差在100mil以内,数据线与DQS线的长度误差控制在100mil以内,而数据线与时钟线的长度要求则没有提及,请问我该如何来设定这个值呢?不同的数据线组之间的等长又有何要求?另外我看有的芯片会要求CMD线要比时钟线短,而不能比时钟长,这样的情况适应于所有的DDR2吗?

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2#
发表于 2013-1-2 23:02 | 只看该作者
你把所有的线长度都调到100mil之内就好了,50之内更好。

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3#
 楼主| 发表于 2013-1-16 10:31 | 只看该作者
lduyongliang 发表于 2013-1-2 23:02
4 p: ^3 q; j) f3 q2 a' |! A8 u0 R你把所有的线长度都调到100mil之内就好了,50之内更好。
! \: D! h- k& x
差距太小,一是没有那么多空间,而是把有的原本短的信号线也加长,信号完整性和EMI,都会增加。所以,想在长度关系符合的前提下,控制在比较短的长度内

该用户从未签到

4#
发表于 2013-1-17 01:00 | 只看该作者
既然芯片有规则说明,最好就按说明的来做,通用规则并不适用于所有的板子。对时序的要求当然是芯片制造商自己最清楚,虽然放大误差不一定不行。
  • TA的每日心情
    郁闷
    2025-4-28 15:02
  • 签到天数: 13 天

    [LV.3]偶尔看看II

    5#
    发表于 2013-1-21 11:55 | 只看该作者
    笨笨.单 发表于 2013-1-16 10:31
    4 m; F9 x- T2 M3 M差距太小,一是没有那么多空间,而是把有的原本短的信号线也加长,信号完整性和EMI,都会增加。所以,想在 ...

    + U1 O; e# h/ D  ]# F+ c  R5 Addr2 667,数据组200mil以内,地址控制组与时钟1000mil以内,数据选通与时钟在200mil以内保证没有问题

    该用户从未签到

    6#
    发表于 2013-2-5 15:00 | 只看该作者
    笨笨.单 发表于 2013-1-16 10:31 ; [, v# U$ W0 a% z5 {9 Z9 k
    差距太小,一是没有那么多空间,而是把有的原本短的信号线也加长,信号完整性和EMI,都会增加。所以,想在 ...

    , S9 f, W! _3 A% oxi  jin  ya,  

    该用户从未签到

    7#
     楼主| 发表于 2013-4-24 17:04 | 只看该作者
    lduyongliang 发表于 2013-2-5 15:00 & C( g% _3 {6 ?6 b" B
    xi  jin  ya,
    ) M+ O6 U% H# A; S) `- f6 W
    亮亮

    该用户从未签到

    8#
    发表于 2013-6-3 08:24 | 只看该作者
    其实如果你做了时序仿真的话 会发现DDR3- q  ~# D) w8 Q* M% s" X
    clk最短2 q! h* r1 w/ j; v. e( e' F; G2 Q
    ADDR比CLK长300mil' R$ i' Y( X8 M" i
    DQS比CLK长200mil# Z3 s9 ~* x* q- r% L
    DATA比DQS短100mil2 a0 D/ {4 S3 r7 ^
    的情况下Tds Tdh MARGIN都会比较大
    1 ?. F7 B! [+ D+ U' ]$ o. T仅仅举例,这个rule不适用于所有的设计,毕竟IBIS中的package参数略有差异从而会造成skew的区别

    该用户从未签到

    9#
    发表于 2013-7-30 21:05 | 只看该作者
    cousins 发表于 2013-6-3 08:24
    9 z* f% ^, y2 n$ ^) V$ H其实如果你做了时序仿真的话 会发现DDR3
    : Y: c! z! }" \* w: p5 y& xclk最短7 R* p. d* g0 N5 k1 ~( b7 ~
    ADDR比CLK长300mil
    & v0 d: I# T4 ^9 q
    DDR3里面DQS比CLK长200mil???呵呵,费解。。。。

    该用户从未签到

    10#
    发表于 2013-8-7 07:40 | 只看该作者
    eda-chen 发表于 2013-7-30 21:05 : L& B  X3 L* a
    DDR3里面DQS比CLK长200mil???呵呵,费解。。。。
    ' b# \+ W8 E/ d& ^' _8 C
    clk可以走最长 也可以走最短
      I" c" _3 ?, J" v# F5 W4 d最短的方式同样可以满足时序,你要让data先到receiver,可以先让strobe offset一个周期" }) x' i! N  q
    长200mil相当于增加30ps正skew,在Tqh小于0.5ck的情况下 可以增加hold margin
    / W6 u' E7 z9 h$ w8 k3 Q但是最短的方式有利于改善XT- X: h8 @% A2 T7 A6 O, n6 L
    : F/ o! U& V  ?4 I
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