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今晚膜拜了一下各位大大们的作品，在一天之内完成板子的确很牛，我等晚辈佩服之极，不过大赛完了，尘埃落定之后，晚辈在研习各位大大的板子时发现了一些问题，大致列举如下，先声明，晚辈只是看到板子就联想到了自己平时常犯的一些错误，对各位大大膜拜的同时也把一些问题写了写来，跟大家交流一下，同时也确认一下自己的那些认识是不是全部都是正确的，晚辈绝对不敢对各位大大不敬，认识不到位的地方还请大家多多批评我，那样我才能更好的进步。。。0 S G {, A9 V" M4 w z
一、罗老大的板子
* b% p, [, k( ^4 o1.16版本的allegro有模块复用功能，每个DDR颗粒都可以做的一模一样，在DDR颗粒间串联的地址线我们让它尽量保持一致，控到1mil内，我们只在BGA和与BGA相连的第一个DDR颗粒之间绕线好一点呢？- ~/ l7 k2 w2 z5 R& ^$ E# o. n
2.0402的电容不铺铜，用一根12mil的线接是不是会更好一点呢？
- ~; z3 S& w$ w; p! z/ z. T3.PCb板上有多个地平面时，是否在打孔换层处加地孔好一点呢？( @9 c( b, N9 N
4.差分对内那样做两根差分线已经不耦合了吧？/ b) }% c7 f% ^# h* u" k( d
5.在实际设计过程中，PCB板上的八角电容，除了放到BGA里面的，为了保证焊接质量，剩下的还改成正常形式的封装是否会更好些呢？# t1 Y- Z) a: A4 k- h
6.PCB板上的同名网络开关没打开，个人觉得那个还是有必要的吧？孔打到同网络的pin上去了都不报错$ h8 T Z4 A1 b0 P7 x7 g* p' j2 u
7.还有pindelay开关，抛开这个板子，我们通常再设计时，为了保险起见，不管有没有pindelay提前打开它比较好一点吧？万一有pindelay将来等长岂不是白做？5 W J }2 d0 @
8.罗老大大约在-510.000 3255.000处也就是DM2_DDR0_A13的那根线的拐角只有3.415mil，个人觉得拐角的长度是不是有点小啊？快成直角了! m+ F7 p# J8 l+ p( `
9.c82、c84、c85也就是DDR附近的那几个大电容的地和PCB表层铺的地铜直接相连了，我觉得那样会不会把板外的干扰引出板内的地平面呢？4 K+ K7 b& V# Q5 q
10.我觉得整板在板边做一圈不闭合的“法拉第电笼”是不是更好呢？* G4 m2 I0 h, X3 ~/ M2 Z) e! G
11.罗老大的速度好快啊，不光丝印已经调好了，连光绘设置都弄好了，不过有点小瑕疵就是U6、U7的一脚标示上到别的器件上去了
2 H# b1 f4 F: o' T2 H12.罗老大的坐标原点好像不在PCB板边的四个角落上，做标注时只能做绝对的了吧？相对的不太好做诶
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4 B% ]6 s5 T' M; W0 V: e二、李工的板子; Y H, ?7 c; Q
1.DM2_DDR0_D7、DM2_DDR0_DQM0表层BGA处的线是一段一段的，是用推挤走线造成的吗？个人觉得修一下比较好吧？8 H4 o4 t9 f X% T0 _# y5 \
2.李工的走线、等长都做的很漂亮，可是个人觉得表层和内层的速率是不一样的，在表层绕线太多是不是不太好呢？8 z0 J$ ?4 ]- E2 c& \
3.个人觉得李工的BGA那里的特殊区域做的有点大了吧？正常线宽是5.5，特殊区域里面是3.5，从BGA里出特殊区域时线宽会发生变化，为了保证阻抗连续，我们是不是也应该尽量保证线宽一致呢？
" C0 ^# `; J% y+ Q0 S4.李工的板子上470.00 1180.00处的那个GND via，铜皮只包住了一半6 u( s& F$ @7 n! j/ x
5.李工的板子没做package keepin ,而且李工的route keepin的airgap是20mil，冠军的罗老大的airgap是30mil，同一个公司咋会有两种规范呢？8 N0 z4 `5 H' S6 @' p( M' X/ o1 k
6.李工的BGA中电源地有好多共孔的，就目前的BGA看我觉得没有必要共孔了吧？
+ _. Q& B0 Q- _" |4 i/ D; g7.U2中的R1、R2连接的是clk差分对，底层我觉得尽量走成差分形式比较好吧？1 G0 u% p* J9 k3 f, P, G
8.C155、C156两端的热容量不一致，不知道加工时会不会产生立碑效应
4 ~4 r- H9 A( ?; S9.大约在840.00 470.00处两个铜皮是不是离得太近了啊？空气间距只有5mil，而且一个是12V，一个是地应该更不好吧？' ~' Z. P$ e. c" A: y; W( B
10.李工的几个DDR颗粒布局布线好像做的不太一样诶，用模块复用可以做的一样的
' u% h" t0 O* i3 ]- g11.李工好多0402的电容都是丝印压丝印的，好像不太好吧？
9 T. V* I/ q9 V" ?12李工好多0402的电容都是直接铺铜皮的，若是铺铜的话，在pin左右两侧各挖两个小窗比较好吧？
) p1 u% J% C7 b8 A3 I% Q7 O13李工c120、C129的电容1.5V和GND分别只打了一个via，好像太少了吧？
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三、李鹍GG的板子2 ]7 W/ c) E3 s' ?' Z4 U
1.C133、C134、C140、C141，热容量不一致，生产时会产生立碑的吧？" J5 M. p) k- U4 w
2.BGA周围至少3mm是禁布同层器件的吧？好多离BGA太近了
$ R% D0 _4 L0 L3 j! J& I3DDR的数据线要同组同层的吧？李鹍GG的DM2_DDR0_D17、DM2_DDR0_D19走在了表层，其它的走在内层，而且DQS走在表层，其它在内层，内外层速率都不一样，这样做应该不太好吧？
5 y' A T1 L6 V6 u( B5 d4.李鹍GG的器件禁布没做哦" N1 P! P3 h- C* O
5.J1是通孔器件，最好十字花连吧？( B$ U$ h+ s% w: _* t M; ]
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就目前的走线情况来看，李鹍GG要是做等长的话，压力会很大啊% v8 o$ W/ v. j% H9 i }, s5 c5 G
7.不知道别的地方什么要求，反正我们老大要求我们clk等关键信号全走内层，要同组同层，李鹍GG的clk全走在表层，好多线走在内层，这个好像时序上不太好；; h+ S& d$ [) ^0 K2 J" G% u
8.还有我发现三位老大的板子上都没有光学定位点，PCB板上应该有成“L”形的ID board的吧？ |
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发表于 2012-12-21 16:34
