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楼主: dqd7411
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【精品】2012年IPC第一届PCB设计大赛(中国区)作品下载

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该用户从未签到

481#
发表于 2012-12-18 17:53 | 只看该作者
2012年IPC第一届PCB设计大赛(中国区)作品点评。只代表个人意见。* U7 S. @: R5 @/ p

+ L1 B* A. `2 V先来看下冠军的作品. U; y- s( q6 h4 H- j2 U
1.光绘设置好,看图自然就方便多了,我们选ART03(黄色)看地址的走线,拓朴结构走得蛮顺,上面DDR颗粒之间绕线很少,且误差都在+/-30MIL内。还有一组DDR3数据线(红色)能做到同组同层,看此层线间距很均匀等长也很美观。空的地方都铺上了地铜与POWR04的电源耦合非常合理。
  w- w; G2 p5 R5 R) _& [# e% m ' }" N8 [+ V- {0 c
4 j6 b% q/ z+ b% x
2.再来选ART06看下走线。一部分是地址线(黄色),另一部分(紫色)是DDR3的两组数据线也是做到了同组同层,所有走线没有跨分割(平面层都是整个平面),地址线分两层走比较合适,做到线间距均匀合理,蛇形线也很美观,此层空的地方也有铺上GND,这样能考虑到板子的信号质量和板子的平衡防翘曲。
+ t: \: K  B( W% c
: ?0 q; B, [: U: g7 M, J6 d, x
" q, @) d# @/ E+ p4 B( z3.选TOP加上丝印来看,TC3216钽电容能均匀整齐的摆放到板子上,且每个焊盘都有两个VIA。此层空余处也有铺GND并打上了地孔。9 P+ d& f& T2 `6 v. U9 C
# i) X" j9 f5 n) \4 Y% D- k
) r7 [: B7 j0 L" A! u8 L3 I
4.选BOTTOM加上丝印来看。地址线的上拉(黄色)电阻长度很短,有一组DDR3数据(红色)也是同组同层走,还有一根REF线左右穿插稍微有点绕。& t2 K) Q' c5 R* r
9 E6 o, |- d0 a; p- n: N( }

1 }# g$ |1 w1 C) @5.所有DDR3的数据线误差都是+/-10MIL,在这么有限的时间内等长、文字、设置光绘都能做得如此的到位是非常的不容易!0 k- `: Z( N. P7 i; G7 ^
5 Z, L( C( }! v( f( ~3 ?

. k2 A) {9 Y. `1 h6.我们整体看下电源,DDR1.5V的电源供电在CPU下面有点过远,这是美中不足,布局时考虑不够全面。
* J- C8 Q) P; D" b, ~ " x0 o  _9 V$ U
) c. V/ C- i9 ^( K; U% k2 e* d& G! B
下面来看下亚军的作品, b3 k( B; K5 L
1.光绘没设置好,我们只能选ART03加开板框来看了。地址线(黄色)看起来右边的空间很充足,感觉线之间有点紧凑,DDR3颗粒间的蛇形线有两处重叠,估计时间来不及了,红色线和紫色的两组DDR3数据线走得非常好,同组同层没有跨分割(平面都是整块)线间距也很均匀。空的地方没有铺铜,估计时间不足。
6 y7 b3 y! o- q; G1 B  i0 T6 p
4 M( m$ G0 A1 Q* n; O( r1 `" X
$ D1 p5 }: Z: l- ~2.选ART06加开板框来看。此层的地址和数据线都做到同组同层,地址和数据也是平均分配到两个内层,此层看起来感觉非常美观。4 c6 @9 Y, ~/ i8 {6 a

) _; ]  [  L% R# x/ V; u
2 z: v1 A1 i9 p3.我们开所有走线层和丝印层来看。TC3216的钽电容都有均匀的布局,VTT上拉供电路径很短,电源部分都有先过电容输入,过电容输出,DDR3/1.5V电源供电也很近,电源控制部分也很短.CPU在右边DDR3的出线也很好接线,这是一个非常完美的布局。REF走线只有12MIL要是再加粗点更好。9 C# ?+ x5 I7 u. x* p9 h. |

, o0 B& z& y& F6 P8 V' K' r: q* S; i5 Q. G) |' l
下面再来看下季军的作品, O8 L2 G# C# x* z
1.我们开L3层来看。地址线(黄色)走线很靠板边,红色和紫色DDR3的三组数据线走得有长有短,明显是空间太紧张。现在接通已经是很不错了,等长应该是没有空间做了。季军此布局欠考虑,是影响布线的关键。1 G4 |' [" R1 ]9 }, I* n
% {* s& o: {2 P3 p1 h1 t% @

7 T9 v5 p9 I/ x; k) ]8 s2.我们接着看L6层。黄色地址线右边有希希的几根,DDR3颗粒之间的线太密了,线没有合理的分层,紫色DDR3数据线只有DQS差分在TOP层走很长才在此层换,相对来说这组线走得比较好。
- S- h  r2 h8 {* y3 ~
0 B* A+ P" t  r7 @4 S
$ ~# C# q0 l8 e0 y# D* R) m. |3.我们接着看BOTTOM层。地址线(黄色)在背面这么多小滤波电容的情况下真是太难走了,最左边RST/OTD两根地址线已经不是走菊花链,已违背DDR3的设计要求。. Y( u6 r4 C; A" q5 c% g

  ^7 u$ j  F  H3 s. C) Z* Y2 E) b2 J7 e+ H  I- t$ l1 U7 j
4.我们接着看TOP层。有一根黄色CSN0在其它层没法接,就在此层绕来接通。红色的DDR3数据线也是参差不齐的换层。还有TC3216钽电容摆在CPU上部没有多大意义。; ?: g* o& s! W% ^2 H' [
/ C9 Q$ _1 C. b2 i+ B1 P

  u/ Z$ Z, G* Q$ ?, Q9 }5.再来看电源部分。12V电源输入到MOS管处只有12MIL线宽,输出也是一样过细。1.5V经过电感到电容再给DDR3供电太远了。与亚军的相比布局正好是倒过来了。
. q) P% H9 y; s
+ T) u: V5 ~  Q6 ]往下看VTT部分的供电吧!! o+ k. @$ \/ F3 E8 k  N
U7输入1.5V转出VTT,没有经过两个TC3528钽电容滤波进来,这里是设计上的失误。
, y$ f3 Y  P6 L. s6 c7 U5 W 2 p. ~6 ?2 e2 j0 V$ e% E- i
再来看DDR3REF。
6 K  p$ o# l  e, AREF电流小于100MA,没必要用一个平面层分割来处理,这样走在L6与BOTTOM层的线就会跨分割,信号完整性的考虑欠佳,估计以前设计DDR3太少了。7 C; A" \7 i/ i3 F0 b8 B+ `
* v) g, e7 E! y: |% Z3 L& w. m

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参与人数 2贡献 +15 收起 理由
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该用户从未签到

482#
发表于 2012-12-18 18:02 | 只看该作者
太牛了
/ _( c  H1 H1 k- E2 Q' U9 f2 Y/ r8 e2 s, w+ P* ^# X7 s: G
大牛啊8 m, g& q6 \" l' O5 D2 U

该用户从未签到

483#
发表于 2012-12-18 18:14 | 只看该作者
下载下来才知道  这不是用AD画的
" q0 e5 b! R. E8 s! O3 k& A

该用户从未签到

484#
发表于 2012-12-18 18:26 | 只看该作者
欣赏欣赏。
! q* E1 R8 K; o# L

该用户从未签到

485#
发表于 2012-12-18 18:42 | 只看该作者
好东西,要学习!

该用户从未签到

486#
发表于 2012-12-18 19:20 | 只看该作者
学习学习,谢谢了。。。。。。。。。。。。。。
  • TA的每日心情

    2020-3-31 15:45
  • 签到天数: 1 天

    [LV.1]初来乍到

    487#
    发表于 2012-12-18 20:39 | 只看该作者
    看看

    该用户从未签到

    488#
    发表于 2012-12-18 20:49 | 只看该作者
    看看高手是怎么设计的~

    该用户从未签到

    489#
    发表于 2012-12-18 22:08 | 只看该作者
    !拿来看看

    该用户从未签到

    490#
    发表于 2012-12-18 22:53 | 只看该作者
    给力!

    该用户从未签到

    491#
    发表于 2012-12-18 23:00 | 只看该作者
    好好好看看

    该用户从未签到

    492#
    发表于 2012-12-18 23:04 | 只看该作者
    用什么软件打开啊,我怎么打不开呢?求救!!!!!

    该用户从未签到

    493#
    发表于 2012-12-19 06:47 | 只看该作者
    学习学习

    该用户从未签到

    494#
    发表于 2012-12-19 08:21 | 只看该作者
    楼主威武

    该用户从未签到

    495#
    发表于 2012-12-19 08:55 | 只看该作者
    学习学习
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