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2012年IPC第一届PCB设计大赛（中国区）作品点评。只代表个人意见。: y$ |" M6 h5 \1 N7 |
0 T4 V1 W, [. a1 l6 N) t7 f6 Q先来看下冠军的作品' H& r u: V' I4 {$ Z5 I& ?
1.光绘设置好，看图自然就方便多了，我们选ART03(黄色)看地址的走线，拓朴结构走得蛮顺，上面DDR颗粒之间绕线很少，且误差都在+/-30MIL内。还有一组DDR3数据线(红色)能做到同组同层，看此层线间距很均匀等长也很美观。空的地方都铺上了地铜与POWR04的电源耦合非常合理。
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& ^7 ^; a* M# G7 u. c1 A% Q2 W+ Z2.再来选ART06看下走线。一部分是地址线(黄色)，另一部分（紫色）是DDR3的两组数据线也是做到了同组同层，所有走线没有跨分割(平面层都是整个平面)，地址线分两层走比较合适，做到线间距均匀合理，蛇形线也很美观，此层空的地方也有铺上GND，这样能考虑到板子的信号质量和板子的平衡防翘曲。
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3.选TOP加上丝印来看，TC3216钽电容能均匀整齐的摆放到板子上，且每个焊盘都有两个VIA。此层空余处也有铺GND并打上了地孔。* n: l* T9 ~& G6 r: Z7 C* { u* B
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0 U$ v, w& D) }$ @/ A" O% H% r r0 {4.选BOTTOM加上丝印来看。地址线的上拉(黄色)电阻长度很短，有一组DDR3数据(红色)也是同组同层走，还有一根REF线左右穿插稍微有点绕。( `4 V* l9 M% q* y5 h" C
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9 o! p1 O* h8 o5.所有DDR3的数据线误差都是+/-10MIL，在这么有限的时间内等长、文字、设置光绘都能做得如此的到位是非常的不容易!/ D: u1 s' n# f! g5 f& Y" s8 e
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7 t L& j; ?( V9 i' N% c8 B$ H1 D W6.我们整体看下电源，DDR1.5V的电源供电在CPU下面有点过远，这是美中不足，布局时考虑不够全面。
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! N' _( F% \' G4 _) d/ Z0 x下面来看下亚军的作品 _" c! {# \/ g; ~/ k+ }- H
1.光绘没设置好，我们只能选ART03加开板框来看了。地址线(黄色)看起来右边的空间很充足，感觉线之间有点紧凑，DDR3颗粒间的蛇形线有两处重叠,估计时间来不及了，红色线和紫色的两组DDR3数据线走得非常好，同组同层没有跨分割(平面都是整块)线间距也很均匀。空的地方没有铺铜，估计时间不足。
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2.选ART06加开板框来看。此层的地址和数据线都做到同组同层,地址和数据也是平均分配到两个内层,此层看起来感觉非常美观。
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3.我们开所有走线层和丝印层来看。TC3216的钽电容都有均匀的布局,VTT上拉供电路径很短,电源部分都有先过电容输入,过电容输出,DDR3/1.5V电源供电也很近,电源控制部分也很短.CPU在右边DDR3的出线也很好接线,这是一个非常完美的布局。REF走线只有12MIL要是再加粗点更好。6 \! L, V# r) Z0 ]* x
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8 p6 ~7 \' `1 D8 J下面再来看下季军的作品
) Z& v: V9 h* E- {+ O, d2 C# @1.我们开L3层来看。地址线(黄色)走线很靠板边，红色和紫色DDR3的三组数据线走得有长有短，明显是空间太紧张。现在接通已经是很不错了，等长应该是没有空间做了。季军此布局欠考虑，是影响布线的关键。
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2.我们接着看L6层。黄色地址线右边有希希的几根,DDR3颗粒之间的线太密了，线没有合理的分层，紫色DDR3数据线只有DQS差分在TOP层走很长才在此层换,相对来说这组线走得比较好。
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3.我们接着看BOTTOM层。地址线(黄色)在背面这么多小滤波电容的情况下真是太难走了,最左边RST/OTD两根地址线已经不是走菊花链,已违背DDR3的设计要求。
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4.我们接着看TOP层。有一根黄色CSN0在其它层没法接，就在此层绕来接通。红色的DDR3数据线也是参差不齐的换层。还有TC3216钽电容摆在CPU上部没有多大意义。5 c" b9 f; q, H
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- D+ \ n3 b) s. j/ J& v5.再来看电源部分。12V电源输入到MOS管处只有12MIL线宽，输出也是一样过细。1.5V经过电感到电容再给DDR3供电太远了。与亚军的相比布局正好是倒过来了。4 E; Y# a8 `. B9 T2 Y
- E( U8 h* K( t+ t往下看VTT部分的供电吧!
% @- G: F- X, k0 Q; }& a WU7输入1.5V转出VTT，没有经过两个TC3528钽电容滤波进来,这里是设计上的失误。
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' ?5 X0 r. } z4 J2 `再来看DDR3REF。
, t# Q+ c' A' t oREF电流小于100MA，没必要用一个平面层分割来处理,这样走在L6与BOTTOM层的线就会跨分割，信号完整性的考虑欠佳，估计以前设计DDR3太少了。
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发表于 2012-12-18 17:53
发表于 2012-12-18 18:02
