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IIC的采样方式

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  • TA的每日心情
    无聊
    2025-6-25 15:33
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    [LV.2]偶尔看看I

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    1#
     楼主| 发表于 2025-6-27 16:12 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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    x
    本来想在老帖里发,想了想还是得发一个新帖:
    % d8 E' y' P; i9 m
    - M) M. n9 ]" o, }+ p# s本人一直没搞清楚IIC的采样方式,目前看到了三种采样方法的说明:高电平采样、上升延采样+高电平采样、上下边沿双采样
    ) f) d# k3 \4 n  x/ \8 }" ?
    , c0 ?3 y/ v7 K, }& N1 \8 U1、高电平采样:许多文献或者帖子都说明了是高电平采样,但是似乎没有找到盖棺定论的决定性文献,如果是根据建立保持时间的时序要求反推,时钟高电平处肯定是有采样的,因为一般边沿采样的建立保持时间都是以某个时钟边沿为参考,但是I2C的保持时间是以下降沿为参考,也就是说上升沿到下降沿之间有采样点,但是无法判断是高电平采样还是边沿采样
    " z$ t  \& `! L0 @! W0 g2、上升延采样+高电平采样:该说法具体内容是,i2c内部有边沿敏感电路,在上升沿会采样数据,而在高电平采样是为了判断是否出现了star、stop信号,因此还是需要保证边缘的单调性" d3 ]9 s. F5 g( g9 |1 U' a% T# i
    3、上下边沿双采样:该说法来源与本站某贴中的贴友“其实I2C的采样也是边沿采样,只不过是上下沿都采一次”0 [2 h4 r9 k* q6 s( P% D2 X* v

    6 i6 k( G& T6 u' o! m4 Z+ `因为本人之前一直以为是高电平采样,因此觉得边缘稍微有一点回沟或者平台不会有问题,但实际好像不是这么回事。虽然几种采样形式没有对测试结果没有影响,但是会影响对信号质量的评估,有时候iic边沿就是存在回沟无法消除,最终评估是否可接受时还是需要回到采样的本质,需要从理论和测试的情况下能判断信号质量符合预期。
    ! @$ k. t' W( V9 [& Z
    $ `" N' D. ?3 x6 T# m( k' U希望诸位能解答小弟的疑问,或者提供一些可供参考的信息来源  p& \, T- r, N/ I4 G
    " D1 Y* O, L2 h- {3 I

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  • TA的每日心情
    擦汗
    2024-5-14 15:27
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    [LV.1]初来乍到

    2#
    发表于 2025-6-27 16:39 | 只看该作者
    高电平采样,你这样想:起始是下降沿触发,停止是上升沿触发,这样就导致了只能是电平采样;然后IIC是开漏输出,时钟和数据线都是上拉,空闲的时候释放总线,那么时钟肯定是高电平。-->那就知道了是高电平采样

    点评

    是的,我知道有高电平采样,这个我可以理解。其实我更倾向于第一种和第二种采样方式,这两种采样方式会影响对边沿质量的思考,如果只是高电平采样的话,那么其实边沿回沟问题在一些情况上是可以忽视的,但是如果是第  详情 回复 发表于 2025-6-27 17:27

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  • TA的每日心情
    无聊
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    [LV.2]偶尔看看I

    3#
     楼主| 发表于 2025-6-27 17:27 | 只看该作者
    wen11902 发表于 2025-6-27 16:39
    % E: A8 _5 O2 y- x- f高电平采样,你这样想:起始是下降沿触发,停止是上升沿触发,这样就导致了只能是电平采样;然后IIC是开漏 ...

    $ `' y8 |/ m0 V% v9 x是的,我知道有高电平采样,这个我可以理解。其实我更倾向于第一种和第二种采样方式,这两种采样方式会影响对边沿质量的思考,如果只是高电平采样的话,那么其实边沿回沟问题在一些情况上是可以忽视的,但是如果是第二种采样方式,边沿的质量需要更多的考虑,比如该回沟会不会导致误判或者误采样。5 n) x8 S# D0 q# E( q& `

    该用户从未签到

    4#
    发表于 2025-6-28 19:47 | 只看该作者
    本帖最后由 huo_xing 于 2025-6-28 19:51 编辑
    ! U1 M- k# k/ K$ D8 b1 e2 q. q% ]+ e. ^7 M; k
    随便找个支持iic的芯片,去看时序图。下面是百度的iic工作时序

    1.png (65.37 KB, 下载次数: 3)

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