verilog如何写才能使得状态机的状态在仿真时以字母显示？

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发表于 2007-11-28 19:51 | 只看该作者回帖奖励

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verilog如何写才能使得状态机的状态在仿真时以字母显示？
在vhdl里面只要赋值是type的就可以
但是在verilog代码里面是如何写的呢？
那位清楚哦

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