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verilog如何写才能使得状态机的状态在仿真时以字母显示？

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mengzhuhao
  • TA的每日心情
    擦汗
    2020-1-14 15:59

    • 签到天数: 1 天

    [LV.1]初来乍到
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    1#
    发表于 2007-11-28 19:51 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    verilog如何写才能使得状态机的状态在仿真时以字母显示？; N0 a, f7 p; k7 ?6 v
    在vhdl里面只要赋值是type的就可以3 X6 n! l/ a1 K( k( T/ {
    但是在verilog代码里面是如何写的呢？% g5 E# X2 M. Q2 \+ T
    那位清楚哦

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