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请教下,降压DCDC的SW脚出现这种波形一般是什么情况?

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    2025-1-16 15:21
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     楼主| 发表于 2024-4-7 09:34 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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    如图,降压IC测出的SW管脚波形,有好多周期性振荡,想请教一般是什么情况下会出现这种波形?算异常吗?怎么解决?担心RE测试过不去。。。! Y7 h+ F, a. [) h4 t; E

    dcdc空载.jpg (91.56 KB, 下载次数: 4)

    降压DCDC的SW脚波形

    降压DCDC的SW脚波形
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     楼主| 发表于 2024-4-7 17:31 | 只看该作者
    huo_xing 发表于 2024-4-7 16:12
    ) z/ Q% q4 R+ e, l: o/ Z电感不要随便改,电感大了会影响电路环路稳定性、负载调整率。你现在担心的是EMC,buck做这个优化对EMC只 ...

    : A" d' V, w5 g9 x" n. i0 y确实,电感值变大些,实测动态负载响应变差了些(输出电容没去变化它),但考虑到这个板子后端负载不会变化太大,所以感觉取舍下,电感适当加大些,振荡基本消除,不知道这样说对不对;至于上面说想消除这个振荡,是这边担忧会不会有EMI的问题(也是猜测),刚查了下测试标准,30Mhz以下貌似无要求,复测了下没调电感之前的“SW”波形,振荡的频率在10Mhz以下(是不是可以理解为,这个轻载时的振荡波形不用管他,也不会影响RE测试?)。. U# s3 A% \! E& @3 o- i

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    发表于 2024-4-7 15:09 | 只看该作者
    本帖最后由 myiccdream 于 2024-4-7 15:11 编辑
    : _8 k% {+ p7 g0 {- {7 {
    Scisci 发表于 2024-4-7 14:41/ [0 `" f+ O0 I3 q
    是嘛,主要担心这振荡辐射太强,怕过不了RE辐射测试,有办法补救嘛
    , k' L5 S+ _5 J8 z. U* f
    最简单的办法就是在输出端加一个阻值不大的电阻,。造成一个假负载。让芯片电流上去: \+ Z2 ?3 J0 S1 B* U! w# X2 J# X
    其他的办法就是根据实际电流,把把电感值改小。改芯片工作频率。
      _2 [5 Q; O3 t: U
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    4#
     楼主| 发表于 2024-4-7 09:37 | 只看该作者
    电源IC用的TPS565242
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    5#
     楼主| 发表于 2024-4-7 09:41 | 只看该作者
    这是Layout部分;波形测试的是空载和带载时(大概0.5~1A左右)的波形,没什么很大差异。。。。
    % Y: x- g* T( Y

    DCDC-Layout.png (42.99 KB, 下载次数: 2)

    电源IC的Layout部分

    电源IC的Layout部分
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    郁闷
    2025-3-25 15:59
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    6#
    发表于 2024-4-7 13:52 | 只看该作者
    这是电源芯片自身机制

    点评

    是嘛,主要担心这振荡辐射太强,怕过不了RE辐射测试,有办法补救嘛  详情 回复 发表于 2024-4-7 14:41

    该用户从未签到

    7#
    发表于 2024-4-7 14:08 | 只看该作者
    这个SW波形很好了。后面震荡是负载太轻,负载加上去就没有了

    点评

    当时设计时不知道负载电流大概多少,想着直接上的负载max=5A,而实际可能只要不到1A,负载后期不会有太多变化了,需要消除这种振荡有什么建议嘛?求教。  详情 回复 发表于 2024-4-7 14:40
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    8#
     楼主| 发表于 2024-4-7 14:40 | 只看该作者
    huo_xing 发表于 2024-4-7 14:08+ m4 D4 o' Q/ h- }5 i) r: C! W4 f$ `
    这个SW波形很好了。后面震荡是负载太轻,负载加上去就没有了
    ; j0 j3 q# A& ?6 {, P) K2 v
    当时设计时不知道负载电流大概多少,想着直接上的负载max=5A,而实际可能只要不到1A,负载后期不会有太多变化了,需要消除这种振荡有什么建议嘛?求教。

    点评

    看你截屏后面的振荡也才几百K的振荡,这应该不会有太大的影响只要layout不太差。如果想预留解决方案可以在SW脚预留一个RC回路衰减高频振荡,或者是认为去调整芯片的振荡频率,正常情况这种振荡不可怕,可怕的是开关  详情 回复 发表于 2024-4-15 11:26
    这个不影响使用啊。想消除就换小电流的dcdc。dcdc这么设计主要是考虑轻载时的效率问题  发表于 2024-4-7 14:57
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    9#
     楼主| 发表于 2024-4-7 14:41 | 只看该作者
    apeng168 发表于 2024-4-7 13:526 K4 J4 o; C2 n, M( y
    这是电源芯片自身机制

    8 |  H1 D7 w6 |+ O+ T是嘛,主要担心这振荡辐射太强,怕过不了RE辐射测试,有办法补救嘛
    ( b# O. |9 h/ T) p- t" y; z" R+ P

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    最简单的办法就是在输出端加一个阻值不大的电阻,。造成一个假负载。让芯片电流上去  详情 回复 发表于 2024-4-7 15:09
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    开心
    2021-1-21 15:32
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    10#
    发表于 2024-4-7 15:08 | 只看该作者
    辐射源主要时SW,减小SW的覆铜面积可以减小辐射。根据你电流只有1A,可以更换大感值的电感应该能改善这个开关波形

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    实测有效电感值从2.2uH改为4.7uH,振荡改善很多。  详情 回复 发表于 2024-4-7 15:32
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    11#
     楼主| 发表于 2024-4-7 15:32 | 只看该作者
    Pornlin 发表于 2024-4-7 15:080 U; }& Z" X" \7 r, e
    辐射源主要时SW,减小SW的覆铜面积可以减小辐射。根据你电流只有1A,可以更换大感值的电感应该能改善这个开 ...

    / A' t4 z. x  e/ q1 L实测有效电感值从2.2uH改为4.7uH,振荡改善很多。

    点评

    电感不要随便改,电感大了会影响电路负载调整率。你现在担心的是EMC,buck做这个优化对EMC只有好处。如果没有这个功能,那么mos在第一个震荡开始就会进入下一个周期的开关。mos的开关模式时dv/dt是远远高于震荡模式  详情 回复 发表于 2024-4-7 16:12
    可以去TI网站仿真一下,或者找一个PIN to PIN的低电流的替换料更佳。  详情 回复 发表于 2024-4-7 16:05
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    12#
    发表于 2024-4-7 16:05 | 只看该作者
    Scisci 发表于 2024-4-7 15:32
    , r/ G8 @2 Q; b4 m* C0 A) H实测有效电感值从2.2uH改为4.7uH,振荡改善很多。
    - K8 q7 P: N! P- j7 q7 B
    可以去TI网站仿真一下,或者找一个PIN to PIN的低电流的替换料更佳。. e3 e% @4 {9 L1 V: b

    该用户从未签到

    13#
    发表于 2024-4-7 16:12 | 只看该作者
    本帖最后由 huo_xing 于 2024-4-7 16:28 编辑
    . K. o  L8 b  ?# f/ f
    Scisci 发表于 2024-4-7 15:329 K) q2 A" F; ^# X% ?1 _* K8 C/ q
    实测有效电感值从2.2uH改为4.7uH,振荡改善很多。

    6 Q7 _) x0 S5 P7 W" G电感不要随便改,电感大了会影响电路环路稳定性、负载调整率。你现在担心的是EMC,buck做这个优化对EMC只有好处。如果没有这个功能,那么mos在第一个震荡开始就会进入下一个周期的开关。mos的开关模式时dv/dt是远远高于震荡模式的,那么EMC那个更好还要讨论吗?
    ' L$ S2 |% R) U# ]  H  x+ i如果还不明白,换个角度考虑。buck芯片如果搞了这个功能虽然效率上去了,但是板卡的EMC更差。优化EMC的成本谁来承担?这个芯片谁还会买?(很多时候效率80%和90%是无所谓的,但是成本是必须要考虑)# \5 V* p$ n# `2 p; R

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    确实,电感值变大些,实测动态负载响应变差了些(输出电容没去变化它),但考虑到这个板子后端负载不会变化太大,所以感觉取舍下,电感适当加大些,振荡基本消除,不知道这样说对不对;至于上面说想消除这个振荡,是  详情 回复 发表于 2024-4-7 17:31
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    15#
    发表于 2024-4-12 15:43 | 只看该作者
    可以调整电感参数还有反馈电阻值,反馈电阻值也有一定影响。同时增大或减小倍数,
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