为什么看到很多原厂的demo板很多都不用DDR4都等长了

涅玛PCB涅玛allegro

确实是这样的我这海思的芯片我也纳闷DDR4怎么不做等长

fxz

个人理解，等长的目的是等时，就是信号从CPU到DDR用的时间要尽可能相等。FR4板材构建的PCB上，信号速率大致为6mil/ps，以RK3568的原厂demo采用的DDR4颗粒（三星的K4A8G165WB）为例，clk的抖动都是几十个ps，控制与地址命令的建立都要上百ps，折算成PCB上的路径长度都是几百mil，所以在PCB上控过于严格的等长（例如±5mil）其实是没有必要的。

procomm1722

如果線長的變化量在容許時序範圍內的話其實是不用去理會要不要搞等長.

嚼出西哈范

时序等长就行了，本身时序裕量就很大

黑皮橘子

首先明确等长的目的是“等时序”，也就是信号传播时间相等。基于此的推断：
+ V/ S$ B0 g' n0 l, ^1.板材、内外层走线有影响，信号传播时间不一致。
3 G; m% ?! }; f& [! M! Z. P2.有的应用频率并不会太高，没必要做非常严格，时间裕量宽松。
9 e6 {' ?0 Q0 H  D; z% H/ V' W3.ddr控制器高级， 比如FPGA控制时，IO是可以在一定范围内调整输入输出延迟，这样系统总体仍旧满足时序要求。
4.也许SI通过仿真计算，这种“ 不等长”布局恰好满足时序要求。
* G" H9 Z8 h- i5.DDR颗粒型号不同，ddr内部结构本身和常规不太一样，某些信号的到达时间就是较长或较快。