关于ddr3等长控制的问题，急！

wangjing · 发表于 2012-9-4 15:25

据说正反贴调不通，所以后来又将芯片全放在正面呢，大家不要被误导了

wangjing · 发表于 2012-9-4 15:27

ddr2可以正反贴，ddr3不可以

252631 · 发表于 2012-9-4 15:29

你的地址线是什么TOP？

wangjing · 发表于 2012-9-4 15:34

252631 发表于 2012-9-4 15:29
" y$ f+ m2 u+ d% T你的地址线是什么TOP？

什么意思？地址走在内层了

252631 · 发表于 2012-9-4 15:35

拓扑结构？不是层面的意思。

dszfp · 发表于 2012-9-4 23:11

wangjing 发表于 2012-9-4 15:27
0 d" f/ K. I4 D0 P8 Wddr2可以正反贴，ddr3不可以

不知道你有多少个内层走线。我觉得你截的那个图走的拓补结构不怎么合适，DDR3地址线一般是走菊花链吧。DDR3可以正反贴的，不过要错开。

andyxie · 发表于 2012-9-5 00:14

wanglan 发表于 2012-8-31 11:44
& Z' P V, L3 j# J) N% K9 N0 C感谢学习了！

上面的回答都是理论的东西，只能体现回答者多么只是渊博，并给不了layout 上面帮忙！

下面给Intel 主板设计指南里，给出的DDR3 分组等长的规则，希望对layout者有提示。

注意：ddr3 数据时64位，分8组分别等长。

DDR3 Data Group Specifications Min Max
DQ/DM/DQS/DQSB Matching 0.010
DIMM0 to DIMM1 Region 0.500

DQS/DQSB/DQ/DM min/max
Byte Group 0
Die-2-DIMM0 2.900 4.900
Die-2-DIMM1 3.000 5.000
Byte Group 1
Die-2-DIMM0 2.500 4.500
Die-2-DIMM1 3.000 5.000
Byte Group 2
Die-2-DIMM0 2.400 4.400
Die-2-DIMM1 2.500 4.500
Byte Group 3
Die-2-DIMM0 3.000 5.000
Die-2-DIMM1 3.000 5.000
Byte Group 4
Die-2-DIMM0 3.000 5.000
Die-2-DIMM1 3.500 5.500
Byte Group 5
Die-2-DIMM0 3.500 5.500
Die-2-DIMM1 4.000 6.000
Byte Group 6
Die-2-DIMM0 4.000 6.000
Die-2-DIMM1 4.500 6.500
Byte Group 7
Die-2-DIMM0 4.500 6.500
Die-2-DIMM1 5.000 7.000

Strobe to Clock Length Matching Rules
Clock – DQS[0]
Die-2-DIMM0 1.100 0.100
Die-2-DIMM1 1.000 0.000
Clock – DQS[1]
Die-2-DIMM0 1.500 0.500
Die-2-DIMM1 1.000 0.000
Clock – DQS[2]
Die-2-DIMM0 1.600 0.600
Die-2-DIMM1 1.500 0.500
Clock – DQS[3]
Die-2-DIMM0 1.000 0.000
Die-2-DIMM1 1.000 0.000
Clock – DQS[4]
Die-2-DIMM0 1.000 0.000
Die-2-DIMM1 0.500 -0.500
Clock – DQS[5]
Die-2-DIMM0 0.500 -0.500
Die-2-DIMM1 0.000 -1.000
Clock – DQS[6]
Die-2-DIMM0 0.000 -1.000
Die-2-DIMM1 -0.500 -1.500
Clock – DQS[7]
Die-2-DIMM0 -0.500 -1.500
Die-2-DIMM1 -1.000 -2.000

下面看其中一组：
说明1，这是excel copy 下来的，有兴趣研究的，就copy 回 execel去分析吧
说明2，这个等长，包括了intel 芯片组北桥芯片的内部长度！即实际长度=BGA内部长度+走线长度
说明3，这第一组平均长度在3456.1mil ，max-min=3.4mil

DIMM0 Clock Lengths 4.5390 4.5390
DIMM0 Byte Groups 0 Pkg + MB (max - min) CLKmin - DQS CLKmax - DQS
Target Lengths & Matching 2.9 to 4.9 ≤ 0.01 1.100 0.100
DDR_B_DQS_0 AW8 0.7081 DQS0 7 2.74802 0.0000 3.4561 0.0034 1.083 1.083
DDR_B_DQSB_0 AW9 0.6557 DQS0# 6 2.80238 0.0000 3.4581 1.081 1.081
DDR_B_DQ_0 AV7 0.5394 DQ0 3 2.917 0.0000 3.4564
DDR_B_DQ_1 AW4 0.6155 DQ1 4 2.8418 0.0000 3.4573
DDR_B_DQ_2 BA9 0.6369 DQ2 9 2.82197 0.0000 3.4589
DDR_B_DQ_3 AU11 0.6333 DQ3 10 2.82405 0.0000 3.4574
DDR_B_DQ_4 AU7 0.5371 DQ4 122 2.92064 0.0000 3.4577
DDR_B_DQ_5 AU8 0.5191 DQ5 123 2.9398 0.0000 3.4589
DDR_B_DQ_6 AW7 0.5991 DQ6 128 2.85637 0.0000 3.4555
DDR_B_DQ_7 AY9 0.7033 DQ7 129 2.75472 0.0000 3.4580
DDR_B_DM_0 AY6 0.7665 DM0 125 2.6896 0.0000 3.4561

再看第二组：
说明3，这第一组平均长度在3200mil ，max-min=1.9mil ==》注意啦，第二组等长 3200 mil 与第一组等长3456mil 是不一样的！！！

DIMM1 Byte Groups 1 Pkg + MB (max - min) CLKmin - DQS CLKmax - DQS
Target Lengths & Matching ≤ 0.5 ≤ 0.5 3 to 5 ≤ 0.01 1.000 0.000
DDR_B_DQS_1 AT15 0.5263 DQS1 16 2.7943 0.0000 0.0000 0.0000 3.3206 0.0019 -2.969 -2.931
DDR_B_DQSB_1 AU15 0.5737 DQS1# 15 2.7459 0.0000 0.0000 0.0000 3.3196 -2.968 -2.930
DDR_B_DQ_8 AY13 0.6526 DQ8 12 2.6674 0.0000 0.0000 0.0000 3.3200
DDR_B_DQ_9 AP15 0.5135 DQ9 13 2.8080 0.0000 0.0000 0.0000 3.3215
DDR_B_DQ_10 AW15 0.6721 DQ10 18 2.6481 0.0000 0.0000 0.0000 3.3202
DDR_B_DQ_11 AT16 0.7091 DQ11 19 2.6114 0.0000 0.0000 0.0000 3.3205
DDR_B_DQ_12 AU13 0.5236 DQ12 131 2.7960 0.0000 0.0000 0.0000 3.3196
DDR_B_DQ_13 AW13 0.6405 DQ13 132 2.6807 0.0000 0.0000 0.0000 3.3212
DDR_B_DQ_14 AP16 0.6498 DQ14 137 2.6708 0.0000 0.0000 0.0000 3.3206
DDR_B_DQ_15 AU16 0.6571 DQ15 138 2.6632 0.0000 0.0000 0.0000 3.3203
DDR_B_DM_1 AR15 0.5973 DM1 134 2.7233 0.0000 0.0000 0.0000 3.3206

twffwt · 发表于 2012-9-5 14:23

wzwang2000 发表于 2012-8-7 13:51 5 z _1 L% A% @4 e. W" v
这主要要看你ddr3的频率是多少，然后还有板子的介质，地址线之间相差不能超过波长的十分之一，比如说，ddr3 ...

很精典，学习下

wangjing · 发表于 2012-9-5 15:28

dszfp 发表于 2012-9-4 23:11 4 `3 C, o0 } F i/ F" t D- V
不知道你有多少个内层走线。我觉得你截的那个图走的拓补结构不怎么合适，DDR3地址线一般是走菊花链吧。DD ...

是的，已经修改了

Peter8636 · 发表于 2012-9-5 16:24

地址线应该不超过2000mil吧，

designer · 发表于 2012-9-13 04:37

jekyllcao · 发表于 2012-9-13 09:29

DDR3的拓扑结构有好几种，选择适合目前摆放的结构。timing match要根据芯片的规格建议来设定，不然自己要做仿真多麻烦！

well · 发表于 2012-11-20 00:39

学习了！

youshiweiwei · 发表于 2012-11-20 09:39

挺专业的，学习一下！

wangjing · 发表于 2012-11-20 09:45

dszfp 发表于 2012-9-4 23:11 ) O3 z3 f' q+ F
不知道你有多少个内层走线。我觉得你截的那个图走的拓补结构不怎么合适，DDR3地址线一般是走菊花链吧。DD ...

多谢了，是否可以截个大图看看地址和数据线等长的绕法？

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