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" s( X5 o# G9 G$ v今天在DDR3BUS仿真遇到一个问题：
; B5 x6 D1 U+ D. t3 ^1：DQS和data时序分析。设定如下1 E2 X }& D# i
6 p3 u1 \8 s# R B8 n$ Q
7 h2 m+ a! e% I4 Z! Q6 V
2：仿真后结果如下，read可以出结果，但write操作时无结果。
! q; [9 N6 t# ~; s
7 j' B# W- a& O1 g" L7 H8 A6 Y) `' A g
我看了下，我觉得应该是MODEL选择的问题。感觉很奇怪。
' m, W: E7 A) X% O3 \3 Y0 q奇怪的地方是。U3是cpu model选择DIFF信号WRITE时，给定了DRIVE ,RECEIVE.. ,,4 d, J v! `# }: }1 S5 `
但READ模式，没有给定DRIVE ,RECEIVE。
1 K2 d/ ~" a8 u* X5 i+ w但仿真的结果反而是read可以出结果，但write操作时无结果。; v+ i2 N0 o8 }' P$ r1 D
晕了 |
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发表于 2012-8-3 17:46
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